「強誘電体ゲート」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

強誘電体（ＭＦＭＩＳ）ＦＥＴシミュレーション装置であって、強誘電体ＦＥＴの動作を正しくシミュレートすると共に、ＦＥＴ部としてのゲート電圧の差電圧を最適化するように条件出しを行うこと。例文帳に追加

To provide a ferroelectric (MFMIS) FET simulating device which is capable of making correct simulations of the operation of a ferroelectric FET and specifying conditions which optimize a differential voltage of the gate voltage of an FET. - 特許庁

マスクで第１領域保護し、アルミイオンをイオン注入し、熱処理することにより、ゲート誘電体層（２）と、Ｎ＋ポリシリコンゲート（４）との間に、ＡｌｘＯｖの高誘電率界面誘電体層（３）が形成され、フェルミピニング効果が強化され、結果として、Ｎ＋ポリシリコンのＰ−ＭＯＳの仕事関数は、Ｐ＋ポリシリコンゲートの関数に近い値に調整される。例文帳に追加

The first region is protected by a mask, an aluminum ion is injected, and heat treatment is performed, thus forming a high-dielectric-constant interface dielectric layer 3 of AlxOv between the gate dielectric layer 2 and the N+ polysilicon gate 4, strengthening Fermi pinning effect, and hence adjusting a work function of the P-MOS of N+ polysilicon to a value close to the function of a P+ polysilicon gate. - 特許庁

ゲート電極に、第１の強誘電体キャパシタと、第２のキャパシタを接続し、且つ第２のキャパシタは第１のキャパシタよりも残留分極が小さい強誘電体キャパシタであるか、またはペロブスカイト構造を有する常誘電体キャパシタとする。例文帳に追加

The gate electrode is connected to a first ferroelectric substance capacitor, and a second capacitor which is the ferroelectric substance capacitor which is smaller in a residual polarization than the first capacitor, or is a normal dielectric capacitor having a perovskite structure. - 特許庁

シリコン基板と強誘電体層間に蝕刻選択比の高いバッファ層を形成して乾式蝕刻を遂行することで、シリコン基板の損傷を防止しながら自己整列強誘電体ゲートトランジスタの集積度を向上し得る蝕刻選択比の大きいバッファ層を利用した自己整列強誘電体ゲートトランジスタの製造方法を提供する。例文帳に追加

To provide a method for manufacturing a self-aligned ferroelectric gate transistor using a buffer layer with a large etching selectivity, which can achieve a higher degree of integration of the self-aligned ferroelectric gate transistor while preventing damage to a silicon substrate by forming a buffer layer with a large etching selectivity between the silicon substrate and a ferroelectric layer and then performing dry etching. - 特許庁

本発明による不揮発性メモリセルは、基板上に形成された半導体膜、バッファー膜、有機強誘電体膜及びゲート電極を含むメモリトランジスタと；前記基板上に形成された前記半導体膜、前記バッファー膜、ゲート絶縁膜及び前記ゲート電極を含む駆動トランジスタと；を備える。例文帳に追加

The nonvolatile memory cell comprises: the memory transistor including a semiconductor film formed on a substrate, a buffer film, an organic ferroelectric film, and a gate electrode; and the driving transistor including the buffer film, a gate insulation film, and the gate electrode. - 特許庁

強誘電体ゲート領域は、ゲート電極と第１および第２のドレーン／ソース電極のうちの少なくとも一方との間に供給される電位に応じて選択的に分極することができる。例文帳に追加

The ferroelectric gate region can be selectively polarized, depending on the potential supplied between the gate electrode and at least one of first and second drain/source electrode. - 特許庁

ＮＡＮＤゲート１０２の一方の入力端子は強誘電体キャパシタ１０４を介してＮＡＮＤゲート１０１の出力端子に接続されている。例文帳に追加

One input terminal of the NAND gate 102 is connected to the output terminal of the NAND gate 101 via a ferroelectric capacitor 104. - 特許庁

ＮＡＮＤゲート１０１の一方の入力端子は強誘電体キャパシタ１０３を介してＮＡＮＤゲート１０４の出力端子に接続されている。例文帳に追加

One input terminal of a NAND gate 101 is connected to the output terminal of a NAND gate 102 via a ferroelectric capacitor 103. - 特許庁

強誘電体不揮発性メモリ８０は、所定の半導体基板１１上において、所定の絶縁膜１２を介してゲート電極１３形成されてなるＭＯＳ型又はＭＩＳ型のトランジスタ５０と、ゲート電極１３、このゲート電極１３上に形成された強誘電体薄膜１７、及び強誘電体薄膜１７上に形成された上部電極層１６で構成される一対の強誘電体キャパシタ６０とから構成される、複数のメモリセル７０を含んでいる。例文帳に追加

A ferroelectric nonvolatile memory 80 includes a plurality of memory cells 70 each composed of a MOS or MIS transistor 50 formed from a gate electrode 13 through a predetermined insulating film 12 on a predetermined semiconductor wafer 11 and a pair of ferroelectric capacitors 60 each composed of the gate electrode 13, a ferroelectric thin film 17 formed on the gate electrode 13 and an upper electrode layer 16 formed on the ferroelectric thin film 17. - 特許庁

直列キャパシタ３は、強誘電体キャパシタ１と常誘電体キャパシタ２とを有し、その中間ノードがＦＥＴ４のゲート電極８に接続されている。例文帳に追加

The series capacitor 3 has a ferroelectric capacitor 1 and a paraelectric capacitor 2, and its center electrode is connected to the gate electrode 8 of an FET 4. - 特許庁

電界効果型トランジスタのゲートを構成する浮遊電極２０５と強誘電体膜を有する第３キャパシタ２１４との間に、常誘電体膜を有する第２キャパシタ２１３を挟む。例文帳に追加

A second capacitor 213 having a paraelectric film is interposed between a floating electrode 205 configuring the gate of the field effect transistor and a third capacitor 214 with a ferroelectric film. - 特許庁

あるいは、電界効果型トランジスタのゲートを構成する浮遊電極と常誘電体膜を有する第３キャパシタとの間に、強誘電体膜を有する第２キャパシタを挟むようにしてもよい。例文帳に追加

Or the second capacitor with a ferroelectric film may be interposed between the floating electrode configuring the gate of the field effect transistor and the third capacitor with the paraelectric film. - 特許庁

常誘電体容量Ｃ２の値は強誘電体容量Ｃ１の値とほぼ同等かそれより大きく、かつ電界効果トランジスタのゲート容量Ｃ３よりも十分大きい値に設定する。例文帳に追加

A value of a paraelectric capacity C2 is set almost the same or larger than that of a ferroelectric capacitor C1 and is much larger than that of a gate capacitor C3 of the field effect transistor 103. - 特許庁

強誘電体キャパシタと常誘電体キャパシタを直列接続させ、学習信号パルスにより直列接続部に電位を保持させ、その電位をトランスミッションゲートで伝達するシナプス回路。例文帳に追加

In this synaptic circuit, a ferroelectric capacitor and a paraelectric capacitor are connected together in series, potential is retained in a serial connection part by the learning signal pulse, and the potential is transmitted by a transmission gate. - 特許庁

一側に開放されたスロットを介在して形成された多数個のリッジ１１１を有するコルゲート構造の導体１１０と、前記スロットに充填された非誘電率５０以上の強誘電体１２０を含む。例文帳に追加

The electromagnetic wave attenuator includes a conductor 110 of a corrugated structure having many ridges 111 with a slot open to one side in between and a ferroelectric body 120 packed in the slots and whose specific dielectric constant is 50 or over. - 特許庁

ゲート絶縁部２に、強誘電体物質を含有するコア部と、常誘電体物質を含有するシェル部とからなるコア・シェル構造粒子を含有させる。例文帳に追加

A gate insulating part 2 is allowed to contain core-shell structural particles comprised of a core including a ferroelectric substance and a shell including a paraelectric substance. - 特許庁

トランジスタ型強誘電体メモリ１００は、基板１０と、前記基板１０の上方に形成されたゲート電極２０と、前記ゲート電極２０を覆うように前記基板の上方に形成された強誘電体層３０と、前記強誘電体層３０の上方に形成されたソース電極４０と、前記強誘電体層３０の上方に形成され、前記ソース電極４０と離間して位置するドレイン電極４２と、前記強誘電体層３０の上方に形成され、前記ソース電極４０と前記ドレイン領域４２との間に位置するチャネル層５０と、を含む。例文帳に追加

The transistor-type ferroelectric memory 100 includes a substrate 10, a gate electrode 20 formed on the substrate 10, a ferroelectric layer 30 formed on the substrate to cover the electrode 20, a source electrode 40 formed on the layer 30, a drain electrode 42 formed on the layer 30 and located separately from the source electrode 40, and a channel layer 50 formed on the layer 30 and located between the electrodes 40 and 42. - 特許庁

ＦｅＧＦＥＴデバイスは、さらに、チャネル領域の少なくとも１つの側壁上に形成された強誘電体ゲート領域、該強誘電体ゲート領域と電気的に接触している少なくとも１つのゲート電極、およびチャネル領域の上面上に形成され、チャネル領域と電気的に接触している第２のドレーン／ソース電極を備える。例文帳に追加

The FeGFET device is further provided with a ferroelectric gate region formed on at least one sidewall of the channel region, at least one gate electrode electrically contacting the ferroelectric gate region, and a second drain/source electrode, formed on the top surface of the channel region and electrically contacts the channel region. - 特許庁

本発明による強誘電体メモリトランジスタは、ソース領域、ゲート領域およびドレイン領域を有する基板と、ゲート領域上に位置するゲートスタックと、基板とゲートスタック上に位置するパッシベーション酸化物層と、ソース領域、ドレイン領域およびゲートスタックそれぞれへのコンタクトを形成するためのメタライゼーションとを備える。例文帳に追加

This ferroelectric memory transistor comprises a substrate including a source region, a gate region and a drain region, a gate stack arranged on the gate region, passivation oxide layers arranged on the substrate and the gate stack, and metallized parts for having each contact with the source/drain regions and the gate stack. - 特許庁

ウェル領域１１の上における第１の活性領域１７Ｓと第２の活性領域１７Ｄとの間には、強誘電体薄膜からなるゲート絶縁膜を介してゲート電極が形成されており、該ゲート電極にはワード線１３が接続されている。例文帳に追加

A gate electrode is made through a gate insulating film consisting of a ferroelectric film is made between the first active region 17S and the second active region 17D on the well region 11, and a word line 13 is connected to that gate electrode. - 特許庁

本発明にかかるトランジスタ型強誘電体メモリは、IV族半導体層１０と、前記IV族半導体層１０の上方に形成された酸化物半導体層２０と、前記酸化物半導体層２０の上方に形成された強誘電体層３０と、前記強誘電体層３０の上方に形成されたゲート電極４０と、前記IV族半導体層１０に形成されたソース領域１２およびドレイン領域１４と、 を含む。例文帳に追加

The transistor-type ferroelectric memory includes a IV semiconductor layer 10, an oxide semiconductor layer 20 formed on the IV semiconductor layer 10, a ferroelectric layer 30 formed on the oxide semiconductor layer 20, a gate electrode 40 formed on the ferroelectric layer 30, and a source region 12 and a drain region 14 which are formed on the IV semiconductor layer 10. - 特許庁

強誘電体コンデンサを電界効果型トランジスタ（ＦＥＴ）のゲートに接続した半導体記憶装置において、強誘電体の分極低下によるリテンションを改善できるデータ読み出しの最適電圧設定方法を提供する。例文帳に追加

To provide an optimum voltage setting method for reading out data in which retention caused by reduction of polarization of ferroelectric substance can be improved in a semiconductor memory in which a ferroelectric capacitor is connected to a gate of a field effect transistor FET. - 特許庁

検出用ＭＩＳ電界効果型トランジスタのゲート電極の面積を大きくすることなくカップリング比を大きくして強誘電体キャパシタへの電圧分配効果を大きくした強誘電体不揮発性記憶装置を提供する。例文帳に追加

To provide a ferroelectric nonvolatile storage device by which an effect of voltage distribution to a ferroelectric capacitor is improved by increasing the coupling ratio without increasing the area of the gate electrode of a detection MIS field-effect transistor. - 特許庁

強誘電体トランジスタＦＴＲは、ゲート絶縁膜に強誘電体膜ＦＦを有し、読み出しワード線ＲＷＬにソース／ドレインの一方が接続され、読み出しビット線ＲＢＬにソース／ドレインの他方が接続され、プレート線ＰＬにウエルＮＷが接続されている。例文帳に追加

A ferroelectric transistor FYR has a ferroelectric film FF at a gate insulation film, one side of source/drain is connected to a read word line RWL, the other side of source/drain is connected to a read bit line RBL, and a well NW is connected to a plate line PL. - 特許庁

この発明は、ゲート部に強誘電体薄膜を有するＮ型ＭＦＳＦＥＴ１０１と、Ｐ型ＭＯＳＦＥＴ１０２とを組み合わせた相補型のインバータ回路１０７と、ゲート部に強誘電体薄膜を有するＮ型ＭＦＳＦＥＴ１０３と、Ｐ型ＭＯＳＦＥＴ１０４とを組み合わせた相補型のインバータ回路１０８と、を備えている。例文帳に追加

The nonvolatile latch circuit comprises a complementary inverter circuit 107 in which an n-ype MFSFET 101 having a ferroelectric thin film at a gate section is combined with a p-type MOSFET 102; and a complementary inverter circuit 108 in which an n-type MFSFET 103 having a ferroelectric thin film at a gate section is combined with a p-type MOSFET 104. - 特許庁

ｐＭＯＳＦＥＴ，ｎＭＯＳＦＥＴ及び強誘電体ＦＥＴの各ゲート電極１４及び各ゲート絶縁膜１３をそれぞれ形成した後、不純物のイオン注入により、ｎＭＯＳＦＥＴ及び強誘電体ＦＥＴの各ソース領域１５及び各ドレイン領域１６の形成と、ｐＭＯＳＦＥＴのソース領域１７及びドレイン領域１８の形成とに分けて行なう。例文帳に追加

After each gate electrode 14 and each gate insulating film 13 of a pMOSFET, an nMOSFET and the ferroelectrics FET are formed, respectively, the formation of each source region 15 and each drain region 16 of the nMOSFET and the ferroelectrics FET and the formation of each source region 17 and each drain region 18 of the pMOSFET are carried out separately by ion implantation of impurities. - 特許庁

ｐＭＯＳＦＥＴ，ｎＭＯＳＦＥＴ及び強誘電体ＦＥＴの各ゲート電極１４及び各ゲート絶縁膜１３をそれぞれ形成した後、不純物のイオン注入により、ｎＭＯＳＦＥＴ及び強誘電体ＦＥＴの各ソース領域１５及び各ドレイン領域１６の形成と、ｐＭＯＳＦＥＴのソース領域１７及びドレイン領域１８の形成とに分けて行なう。例文帳に追加

After gate electrodes 14 and gate insulating films 13 of a pMOSFET, an nMOSFET and a ferrodielectric FET are formed individually, source regions 15 and drain regions 16 of the nMOSFET and the ferrodielectric FET are formed separately with the formation of source regions 17 and drain regions 18 of the pMOSFET by ion implantation of impurities. - 特許庁

強誘電体容量に抗電界以上の大きな電界を印加して分極を確実に起こさせると共にゲート絶縁膜の破壊を防止し、かつ分極による電荷でもゲート電極に十分大きな電圧を印加できる不揮発性機能を有する半導体装置を提供する。例文帳に追加

To provide a semiconductor device having a nonvolatile function by which polarization can be surely generated by applying to a ferroelectric substance capacity an electric field larger than the coercive electric field, the destruction of a gate insulation film be also prevented, and a high voltage is sufficiently applied to a gate electrode, even by electric charge which generate polarization. - 特許庁

ＦｅＲＡＭ素子に用いられる強誘電体メモリセルにおいて、空乏形トランジスタのゲートを含む第１活性領域１０と、エンハンスメント形トランジスタのゲートを含んで、前記第１活性領域と接する第２活性領域２０と、前記空乏形トランジスタのゲート及び前記エンハンスメント形トランジスタのゲートが接続されているワードライン６６と、データを貯蔵し、前記エンハンスメント形トランジスタのドレインに接続された強誘電体キャパシタとを含んでなる。例文帳に追加

The ferroelectrics memory cell used for an FeRAM element includes a first active region 10 including the gate of a depletion type transistor, a second active region 20 including the gate of an enhancement type transistor and abutting on the first active region 10, a word line 66 connected with the gates of the depletion type and enhancement type transistors, and a ferroelectrics capacitor for storing data therein and connected with the drain of the enhancement type transistor. - 特許庁

電源供給用トランジスタスイッチをＭＯＳＦＥＴとし、そのＭＯＳＦＥＴのゲートと第１入力端子間に設けたコンデンサと、前記ＭＯＳＦＥＴのゲートと第２入力端子間に設けた強誘電体コンデンサとを備える。例文帳に追加

A transistor switch for power supply comprises an MOSFET, a capacitor provided between a gate of the MOSFET and a first input terminal, and a ferroelectric capacitor provided between the gate of the MOSFET and a second input terminal. - 特許庁

ソース領域１０１、ドレイン領域１０２、チャネル領域１０３、ゲート絶縁膜１０４及び浮遊ゲート電極１０５によって電界効果型トランジスタが構成されており、該電界効果型トランジスタの上には絶縁膜を介して強誘電体キャパシタ１１３が設けられている。例文帳に追加

A field effect type transistor is constituted of a source region 101, a drain region 102, a channel region 103, a gate insulation film 104, and a floating gate electrode 105, a ferroelectric capacitor 113 is provided on the field effect type transistor through a insulation film. - 特許庁

第２の層間絶縁膜３０の上に、制御ゲート電極２４に接続される第１の配線３３ａと、強誘電体ＦＥＴの中間電極２２に接続される第２の配線３３ｂとを有し、ＣＭＯＳのゲート電極１４に接続される配線層３３を形成する。例文帳に追加

On a second interlayer insulating film 30, a wiring layer 33 is formed, which has a first wire 33a to be connected to the control gate electrode 24 and a second wire 33b to be connected to the intermediate electrode 22 of the ferroelectrics FET and is connected to the gate electrode 14 of the CMOS. - 特許庁

選択トランジスタＳＴＲは、書き込みワード線ＷＷＬにゲートが接続され、書き込みビット線ＷＢＬにソース／ドレインの一方が接続され、強誘電体トランジスタのゲートにソース／ドレインの他方が接続されている。例文帳に追加

A gate of a selection transistor STR is connected to a write word line WWL, one side of source/drain is connected to a write bit line WBL, and the other side of source/drain is connected to a gate of the ferroelectric transistor. - 特許庁

第２の層間絶縁膜３０の上に、制御ゲート電極２４に接続される第１の配線３３ａと、強誘電体ＦＥＴの中間電極２２に接続される第２の配線３３ｂとを有し、ＣＭＯＳのゲート電極１４に接続される配線層３３を形成する。例文帳に追加

On a second interlayer insulating film 30, a first wiring 33a connected to the control gate electrode 24 and a second wiring 33b connected to the intermediate electrode 22 of the ferrodielectric FET are arranged, thereby forming a wiring layer 33 connected to the gate electrodes 14 of the CMOS. - 特許庁

一方のゲート部分に強誘電体が接続されたデュアルゲートトランジスタによりメモリセルを構成し、このメモリセルを複数個直列接続してメモリブロックを構成し、このメモリブロックを複数個配置してメモリセルアレイを構成する。例文帳に追加

A memory cell comprises a dual gate transistor, where a ferroelectric is connected to one gate part, a plurality of the memory cells are connected in series to constitute a memory block, and a plurality of memory blocks are arranged to form a memory cell array. - 特許庁

ゲート電極２１に強誘電体膜を具備した第１のトランジスタにおいて、この第１のトランジスタのゲートはワード線に、ドレインはビット線に、ソースはソース線にそれぞれ接続され、ドレインとビット線またはソースとソース線との間にダイオードを介してなされた構成を有する。例文帳に追加

In a first transistor of which has a gate electrode provided with a ferroelectric film, the gate is connected to a word line, the drain is connected to a bit line, the source is connected to a source line, and the drain and the bit line or the source and the source line are connected through a diode. - 特許庁

強誘電体層１３及び光伝導体層１４は、不揮発性光メモリ１０のゲート電極部を構成し、半導体層１２は、不揮発性光メモリ１０のチャネル部を構成する。例文帳に追加

The ferroelectric layer 13 and the optical conductive layer 14 constitute a gate electrode of the nonvolatile optical memory 10, and the semiconductor layer 12 constitutes a channel of the nonvolatile optical memory 10. - 特許庁

ゲート絶縁膜が強誘電体膜１３で構成されたＭＦＳＦＥＴ２１からなるメモリ素子と、ゲート絶縁膜が常誘電体膜１６で構成されたＭＩＳＦＥＴからなる選択スイッチング素子２２、２３とでメモリセル１００が構成され、メモリセル１００に直列に読み出し用の負荷素子２４が接続されている。例文帳に追加

A memory cell 100 consists of MFSFET 21 whose gate insulating film is constituted of ferroelectric film 13 and selective switching elements 22, 23 consisting of an MISFET, whose gate insulating film is constituted of paraelectric film 16, while a load element 24 for read-out, is connected to the memory cell 100 in series. - 特許庁

単純マトリクス型強誘電体キャパシタセルのビット線上に単純マトリクス型ＴＦＴセル上の第２ゲート電極とを固体接合する。例文帳に追加

A second gate electrode on a simple matrix type TFT cell is solid-bonded onto a bit line of a simple matrix type ferroelectric capacitor cell. - 特許庁

ゲート部の一部が強誘電体層で形成された電界効果型トランジスタを用いた半導体メモリ素子において、メモリ保持特性を改善することを目的とする。例文帳に追加

To improve a memory retention property of a semiconductor memory device, which uses a FET where part of the gate is constituted of a ferroelectric layer. - 特許庁

この超高感度赤外センサは、エミッタ構造を持たない強誘電体面からの電子放出型赤外センサであり、そのエミッタに特別に近接された所のゲート電極を設ける必要がない。例文帳に追加

The ultra high-sensitivity infrared sensor is a type of electron release from a ferroelectrics surface having no emitter structure, with no gate electrode required to be provided close to the emitter. - 特許庁

垂直強誘電体ゲート電界効果トランジスタ（ＦｅＧＦＥＴ）は、基板と該基板の上面上に形成された第１のドレーン／ソース電極とを備える。例文帳に追加

A vertical ferroelectric gate field-effect transistor (FeGFET) is provided with a substrate and a first drain/source electrode formed on the top surface of the substrate. - 特許庁

基板１１上にゲート電極１２、絶縁膜１３、ソース、ドレイン電極１５、１６が形成され、さらに、絶縁膜１３上には強誘電体膜１４が形成されている。例文帳に追加

A gate electrode 12, an insulating film 13, and source and drain electrodes 15 and 16 are formed on a substrate 11, and a ferroelectric film 14 is formed on the insulating film 13. - 特許庁

ゲート電極１２、１７は、強誘電体膜１４の分極状態を制御する電圧が印加され、ソース、ドレイン電極１５、１６は、分極状態に応じてチャネルを流れる界面電流の大きさを検出する。例文帳に追加

A voltage for controlling the polarization state of the ferroelectric film 14 is applied to the gate electrodes 12 and 17, and the source and drain electrodes 15 and 16 detect an amount of an interface current flowing in a channel depending on the polarization state. - 特許庁

強誘電体キャパシタ１１，１２，１３の一方の電極はＦＥＴ１０のゲート電極に接続され、他方の電極はそれぞれ端子ＮＡ，ＮＢ，ＮＣに接続される。例文帳に追加

One side of electrodes of the ferroelectric capacitors 11, 12 and 13 are connected to the gate of the FET 10 and the other side of electrodes are connected to terminals VA, NB and NC respectively. - 特許庁