「強誘電体ゲート」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

ＭＦＳ型電界効果型トランジスタ１００は、半導体層１０と、半導体層１０の上に形成されたＰＺＴ系強誘電体層１５と、ＰＺＴ系強誘電体層１５の上に形成されたゲート電極１６と、半導体層１０に形成された、ソースまたはドレインを構成する不純物層１４と、を含む。例文帳に追加

The MFS type field effect transistor 100 includes a semiconductor layer 10, a PZT-based ferroelectric layer 15 formed on the semiconductor layer 10, a gate electrode 16 formed on the PZT-based ferroelectric layer 15, and impurity layers 14, which are formed on the semiconductor layer 10 and constitutes a source or drain. - 特許庁

本発明にかかる有機強誘電体メモリ１００は、薄膜トランジスタ構造のメモリセル１１４および当該メモリセル１１４を制御する薄膜トランジスタ１１２を有し、前記メモリセル１１４は、前記薄膜トランジスタ１１２の上方に形成され、かつ、有機半導体層１４０と、有機強誘電体層１５０と、ゲート電極１６０と、ソース電極１２０と、ドレイン電極１２２とを含む。例文帳に追加

The organic ferroelectric memory 100 comprises a memory cell 114 of thin film transistor structure and a thin film transistor 112 for controlling the memory cell 114, wherein the memory cell 114 is formed above the thin film transistor 112 and includes an organic semiconductor layer 140, an organic ferroelectric layer 150, a gate electrode 160, a source electrode 120, and a drain electrode 122. - 特許庁

強誘電体膜３と半導体膜４との界面をチャネルとする電界効果トランジスタで構成され、強誘電体膜３の分極状態を制御する電圧が印加されるゲート電極２と、チャネルの両端に設けられ、分極状態に応じてチャネルを流れる電流を検出するソース、ドレイン電極５、６とを備えている。例文帳に追加

The semiconductor memory comprises a field effect transistor using the interface of a ferroelectric film 3 and a semiconductor film 4 as a channel and having a gate electrode 2 to which a voltage for controlling the polarization state of the ferroelectric film 3 is applied, and source and drain electrodes 5 and 6 provided at both ends of the channel and detecting a current flowing on the channel depending on the polarization state. - 特許庁

シリコン基板１のＬＯＣＯＳ膜２によって囲まれる活性領域には、不純物拡散層４と、（Ｃｅ，Ｚｒ）Ｏ_2 （又はＣｅＯ_2 ）からなるバッファ絶縁層４と、Ｂｉ_3 ＴｉＮｂＯ_9 からなる第２の強誘電体層５と、Ｂｉ_4 Ｔｉ_3 Ｏ__12からなる第１の強誘電体層６と、ポリシリコンからなるゲート電極７とが順に積層されている。例文帳に追加

Impurity diffusion layers 4, a buffer insulating layer 4 composed of (Ce, Zr)O2 (or CeO2), the second ferroelectric layer 5 comprising Bi3TiNbO9, the first ferroelectric layer 6 consisting of Bi4Ti3O12, and a gate electrode 7 composed of polysilicon are laminated successively in an active region surrounded by the LOCOS film 2 of a silicon substrate 1. - 特許庁

ゲートスタックは、第１のＨｉｇｈ−ｋカップと第２のＨｉｇｈ−ｋカップとを含むＨｉｇｈ−ｋ絶縁体素子と、Ｈｉｇｈ−ｋ絶縁体素子にカプセル化された強誘電体素子と、Ｈｉｇｈ−ｋ絶縁体素子の上部に位置する上部電極とを含む。例文帳に追加

The gate stack comprises a High-k insulator element including a first High-k cup and a second High-k cup, a ferroelectric element encapsulated by the High-k insulator element, and an upper electrode arranged on the the High-k insulator element. - 特許庁

半導体基板上に、トランジスタと、容量絶縁膜の一部あるいは全部が高誘電率膜あるいは強誘電体膜から成る薄膜キャパシタが集積化された半導体記憶装置において、該半導体基板と該トランジスタのゲート絶縁膜との界面に自然界に存在する重水素と水素の比率よりも大きな比率で重水素を含有することを特徴とする。例文帳に追加

In this semiconductor memory device, transistors and thin film capacitors in which any or all of capacitor insulation films are composed of a high dielectric constant film or a ferroelectric film 108 are integrated on a semiconductor substrate 101, and an interface between the semiconductor substrate and a gate insulation film 104 of the transistors contains heavy hydrogen at a greater ratio than that of the heavy hydrogen existing in the natural world to hydrogen. - 特許庁

半導体層１２上には、突出した中央部が強誘電体層１３の下側に延在するようにして形成されたソース電極１５及びドレイン電極１６を設けるとともに、光導電層１４上にはゲート電極１７を設ける。例文帳に追加

There are a source electrode 15 and a drain electrode 16 provided on the semiconductor layer 12 such that the central portions thereof extend to the downside of the ferroelectric layer 13, and further there is a gate electrode 17 provided on the optical conductive layer 14. - 特許庁

またフラッシュランプを用いてゲート酸化膜などのＳｉＯ_2 絶縁膜あるいはシリコン上に界面反応を抑制した状態でＰＺＴ膜などの強誘電体膜を結晶化した１トランジスタタイプの半導体メモリが得られる。例文帳に追加

A one-transistor semiconductor memory can be obtained wherein the ferroelectric film like a PZT film is crystallized on an SiO2 insulating film like a gate oxide film or silicon by using the flash lamp, in the state that interface reaction is restrained. - 特許庁

隣接するｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとのバッファ膜１４、２４を一体とし、そのバッファ膜上に中間金属膜１６を設け、それぞれのトランジスタの強誘電体膜１２、２２、ゲート電極１３、２３を設ける。例文帳に追加

The buffer films 14 and 24 of an N-channel MOS transistor and a P-channel MOS transistor which are adjacent to each other are formed integrally, an intermediate metal film 16 is formed on the buffer film of integral structure, and ferroelectric films 12 and 22 and gate electrodes 13 and 23 are provided to the transistors respectively. - 特許庁

ワード線がゲートに接続されたセルトランジスタと、セルトランジスタのソースとドレインとの間に一端と他端の電極がそれぞれ接続された強誘電体キャパシタとを有するメモリセルを備え、このメモリセルが複数個直列に接続されたメモリセルブロックを有する。例文帳に追加

The integrated circuit apparatus is provided with a memory cell having a cell transistor in which a word line is connected to a gate, and a ferroelectric capacitor in which electrodes of one end and the other end are connected respectively between a source and a drain of the cell transistor, and the memory cell has a memory cell block in which a plurality of memory cells are connected in series. - 特許庁

エッチング時にマスクのサイズが小さくなるようにすることで、1つのマスクで第1の電極と強誘電体薄膜と第2の電極からなるMFM部のキャパシタの面積を、基板とゲート絶縁膜と第1の電極からなるMIS部のキャパシタ面積より小さくすることが可能となる。例文帳に追加

By reducing the size of a mask for etching, the area of a capacitor of the MFM section which consists of a first electrode, ferroelectric thin film, and second electrode can be made smaller than the area of a capacitor of the MIS section which consists of a substrate, gate insulation film, and the first electrode, by one and the same mask. - 特許庁

本発明は、メインビットラインとサブビットラインを備える階層的ビットライン構造において、別途のゲート制御信号が不要な直列ダイオードスィッチと不揮発性強誘電体キャパシタからなる単位直列ダイオードセルをワードラインとサブビットラインとの間に配置してクロスポイントセルアレイを具現することにより、全体的なチップサイズを縮小することができる。例文帳に追加

In hierarchical bit line structure provided with a main bit line and a sub-bit line, whole chip size can be reduced by arranging a serial diode switch requiring no additional gate control signal and a unit serial diode cell comprising a nonvolatile ferroelectric capacitor between the word line and the sub-bit line so as to realize the cross point cell array. - 特許庁

この半導体記憶装置５０は、互いに交差するように配置されたワード線ＷＬとグローバルビット線ＧＢＬおよびローカルビット線ＬＢＬと、ワード線ＷＬおよびローカルビット線ＬＢＬに接続された複数の強誘電体メモリセル３を含むメモリセルアレイ領域１と、メモリセルアレイ領域１の下方に配置されたトランスファゲートトランジスタ４とを備えている。例文帳に追加

The semiconductor memory 50 comprises a word line WL, a global bit line GBL, and a local bit line LBL arranged while crossing one another, a memory cell array region 1 containing a plurality of ferroelectric memory cells 3 connected to the word line WL and local bit lines LBL, and a transfer gate transistor 4 arranged at the lower portion of the memory cell array region 1. - 特許庁

上向きの分極又は下向きの残留分極を生じうる強誘電体膜２２から、分極状態に応じたデータを読み出す際、制御ゲート電極２３にバイアスを印加して読み出すとともに、例えば下向きの残留分極がある状態をデータ“１”とし、上向きの残留分極がある状態から残留分極がほぼ存在していない状態をデータ“０”とする。例文帳に追加

When the data in response to the polarization state are read from the ferroelectric substance film 22 generating upward polarization or downward remaining polarization, bias is applied on a control gate electrode 23 to be read, for instance, a state where the downward remaining polarization exists is made data '1', and another state where the remaining polarization hardly exists from the state where the upward remaining polarization exists is made data '0'. - 特許庁

１トランジスタ型メモリセルを用いる不揮発性半導体記憶装置において、トランジスタのゲート絶縁膜の厚さ方向の少なくとも一部を、Ｌｉ、ＢｅおよびＭｇからなる群より選ばれた少なくとも一種類の元素によりＺｎの一部が置換された強誘電性のＺｎＯ薄膜により構成する。例文帳に追加

In this nonvolatile semiconductor storage device using single transistor memory cells, at least part of the gate insulating film of a transistor in the thickness direction is constituted of a ferromagnetic ZnO thin film the Zn of which is partially replaced with at least one kind of element selected from among a group composed of Li, Be, and Mg. - 特許庁

また、第二の層間絶縁層７の上面に、ＭＯＳトランジスタＴのソース領域４Ａと強誘電体キャパシタＣの下部電極層１０Ａとを接続し、且つ、ＭＯＳトランジスタＴの一部のゲート電極３Ａ、３Ｃと最上層配線１２とを接続する第二の局所配線８を形成する。例文帳に追加

On the upper surface of a second interlayer insulation layer 7, a second local interconnect line 8 connecting the source region 4A of an MOS transistor T with the lower electrode layer 10A of a ferroelectric capacitor C and connecting a part of the gate electrodes 3A and 3C of the MOS transistor T with the uppermost layer interconnect line 12 is formed. - 特許庁

トランジスタのソース、ドレインに強誘電体キャパシタの両端を接続してなる複数のユニットセルが直列接続され、その一端が選択ゲートを介して第１の端子Ａに接続され他端が第２の端子Ｂに接続されて構成されたセルブロックＭＣＢｉｊがマトリクス配列されてセルアレイ１が構成される。例文帳に追加

A cell block MCBij constituted so that a plurality of unit cells in which both ends of a ferroelectric capacitor are connected to a source and a drain of a transistor are connected in series, one end is connected to a first terminal A through a selection gate and the other end is connected to a second terminal are arranged in a matrix state, so that a cell array 1 is constituted. - 特許庁