「補数回路」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

クロック信号ＣＬＫに従ってｍ＋ｎ−１回の累積加算を行った後、データラッチ回路１４の累積加算値の下位ｍ＋ｎ−１ビットがデータラッチ回路１６に保持され、２の補数表示の乗算結果Ｚとして出力される。例文帳に追加

After cumulative addition is performed m+n-1 times according to the clock signal CLK, the lower m+m-1 bits of the cumulative addition value in the data latch circuit 14 is held in a data latch circuit 16, and outputted as a multiplication result Z of two's complement display. - 特許庁

データクロッキング回路２０は、それぞれの入来データビット１６を受信し、ミキサ２２に対するローカルオシレータとして働く真−補数ブロック５０，５８を備える。例文帳に追加

The data clocking circuit 20 may comprise true-complement blocks 50, 58 to receive each of incoming data bits 16 and to serve as local oscillators to a mixer 22. - 特許庁

第１論理回路（１３０，１３２，１３４，１４８）が、複数の第１タップ信号と、Ｎ個の予め定められた信号の１つおよびＮ個の予め定められた信号の補数を受信するようにつながれて、第１出力信号を発生する。例文帳に追加

First logic circuits 130, 132, 134 and 148 are linked so as to receive the plural first tap signals, one of N pieces of predetermined signals and the complements of N pieces of predetermined signals, and they generate first output signals. - 特許庁

輝度信号１０に対してＢＰＦ１００の出力１１は、２の補数表現による符号付数値であり、変換回路１０２を通して符号ビットと絶対値に変換される。例文帳に追加

Output 11 from a BPF 100 for a luminance signal 10 is a signed numerical value by two's complement notation and converted through a conversion circuit 102 into a signed bit and an absolute value. - 特許庁

第１のパルスから第２のパルスに切り替わる場合は、ロー信号を出力してからハイ信号を出力するようにスイッチ回路を制御することで、現在のカウント値を１の補数に変換させる。例文帳に追加

When switching from the first pulse to the second pulse, the switch circuits are controlled to output the high signal after outputting the low signal, and the current count value is converted into a complement of "1". - 特許庁

第２のパルス列をカウントする期間に入ると、１パルスをカウンタ回路に入力させることで、２の補数に変換してから第２のパルス列のパルス数をカウントする。例文帳に追加

When entering a period to count the second pulse train, the number of pulses of the second pulse train are counted by inputting one pulse to the counter circuit and converting the counter value into a complement of "2". - 特許庁

本発明は、まずバックトレース法及びＸ解析法を用いて、潜在的エラーサイトの個数を回路内の配線総数の何分の一かに縮小し、次に、これらのサイトを補数法に候補として提供する。例文帳に追加

First, a back trace method and an X analysis method are used to reduce the number of potential error sites to a fraction of the total number of wiring in the circuit, and next, these sites are given to a complement method as candidates. - 特許庁

半透過レジスタ値は、Ａ面側のＲＧＢ濃淡値が入力するＡ乗算器５７２にはそのまま入力され、Ｂ面側のＲＧＢ値が入力するＢ乗算器５７３には２の補数回路５７１を介して入力される。例文帳に追加

A semitransmission register value is inputted to the A-plane multiplier 573 to which the RGB gray level value of the A-plane side is inputted as it is and to the B multiplier 573 to which the RGB value of the B-plane side is inputted through a complement circuit 571 of 2. - 特許庁

符号ビットと絶対値による表現で、ゲイン調整などの処理を行い、映像信号１０に加算前に逆変換回路１０４を通して、２の補数表現に戻す。例文帳に追加

Gain regulation is performed by the notation of a signed bit and an absolute value and is restored to two's complement notation through an inverse transform circuit 104 before being added to a video image 10. - 特許庁

第２論理回路（１８６）が複数の第２タップ信号の各々の真および補数のうちの１つを受信するようにつながれて、第２出力信号（１８８）を発生する。例文帳に追加

A second logic circuit 186 is connected so as to receive one of anti-logarithms and complements of plural second tap signals and generates a second output signal 188. - 特許庁

データ削減回路は、連続する２個の横差分データがそれぞれ「２」の補数表示で４ビット以下で表現できる場合、２個の差分データを８ビット分にして同時に転送する。例文帳に追加

The data deleting circuit transfers two pieces of difference data as 8-bit data at a time when two successive pieces of lateral difference data can be represented with four or less bits in complement representation of "2". - 特許庁

RSA タイプの非対称暗号化アルゴリズムのために連続した候補数の素数性を判定することにより少なくとも１つの素数を電子回路により生成する方法は、候補数毎に、少なくとも一組の連続した素数に対して素であるか否かを判定するステップ(43)を備えており、判定する順番を、少なくとも一の素数生成で変更する。例文帳に追加

A method for generating, by an electronic circuit, at least one prime number by testing the primality of successive candidate numbers for asymmetric encrypted algorithm of RSA type includes a step (43) of testing, for each candidate number, primality with respect to prime numbers of at least one set of consecutive prime numbers, wherein the order of application of the tests is modified at least from one prime number generation to another. - 特許庁

２の補数形式で表現された数値にバイアス値（01111111Ｂ）を加えることでバイアス表現された第１及び第２データｅ１，ｅ２の加算を行う加算装置１０は、第２データｅ２の最上位ビットe2[7] を反転させる反転回路１２と、反転回路１２の出力｛~e2[7]，e2[6:0]｝と第１データｅ１とを加算するキャリー入力が１に固定された８ビット加算器１４とを備える。例文帳に追加

Addition processing of 1st data e1 and 2nd data e2 which are subjected to bias representation obtained by adding a bias value 127 (=27-1) to 8-bit data represented by 2 complement format is performed, and 8-bit addition result data e3 undergoing bias representation is outputted. - 特許庁

パルス幅の最大値を、パルス幅変調信号形成用の基準周期の１／２以下として、入力信号のレベルを示す第１のＰＷＭ信号と、入力信号のレベルの補数を示す第２のＰＷＭ信号とを形成するＰＷＭ信号形成回路を、入力信号の数分設ける。例文帳に追加

The number of PWM signal generation circuits, which is equal to the number of input signals, are provided which generate first PWM signals which have maximum values of pulse width set to half a reference period for pulse width modulation signal generation or shorter and represent levels of input signals, and second PWM signals representing complements of the levels of the input signals. - 特許庁

また、前演算結果を入力とする前記１０進４倍数生成回路１６の出力を反転したデータを前記１０進加算器のもうひとつの入力に入力し、１０進加算器１３のキャリ入力には常に１を入力することで１０進４倍数の２の補数を生成する。例文帳に追加

Further, data generated by inverting the output of the decimal 4-multiple generating circuit 16 inputting the arithmetic result are inputted to the other input of the decimal adder and 1 is always inputted to the carry input of the decimal adder 13 to generate a complement of 2 to the decimal 4-multiple. - 特許庁

乗算回路１は、入力信号Ａの２の補数、１倍、２倍の何れかの信号値と、入力信号Ａの２倍、４倍、８倍の何れかの信号値を加算することによって、入力信号Ａを１〜１０倍に乗算して出力信号Ｂとして出力する。例文帳に追加

This multiplication circuit 1 multiplies input signals A by 1-10 and outputs them as output signals B by adding the signal value of one of the two's complement, signal and double of the input signals A and the signal value of one of the double, quadruple and octuple of the input signals A. - 特許庁

選択回路１４は、この判定信号ＪＤを入力し、ビットの変化数に基づいて、次元データＤＸに判定ビットを付加した第１表現形式のデータ及び次元データＤＸの反転データとして生成された補数データ／ＤＸに判定ビットを付加した第２表現形式のデータのうち何れか一方を選択出力する。例文帳に追加

A selection circuit 14 receives the decision signal JD and selectively outputs either data of a first representation format obtained by adding a decision bit to the dimensional data DX or data of a second representation format obtained by adding the decision bit to complement data/DX generated as inverted data of the dimensional data DX on the basis of the number of changed bits. - 特許庁