「ＥＸＯＲ」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

This interface circuit is provided with a two-input AND circuit 11 and an EXOR circuit 12.例文帳に追加

本インターフェース回路は２入力ＡＮＤ回路１１とＥＸＯＲ回路１２とを備える。 - 特許庁

An EXOR circuit 4 inputs the frequency divided clock and the delayed frequency divided clock.例文帳に追加

ＥＸＯＲ回路４は、分周クロックと、遅延分周クロックとが入力される。 - 特許庁

The ignition coil 4 is arranged between the EXOR amplifier 3 and the spark plug 5.例文帳に追加

イグニッションコイル４は、ＥＸＯＲアンプ器３と点火プラグ５との間に配設される。 - 特許庁

An output of the r-th EXOR is inputted to a first stage of an (r+1)-th shift register.例文帳に追加

第ｒのＥＸＯＲの出力は前記第（ｒ＋１）のシフトレジスタの第１段に入力される。 - 特許庁

An exor computing element group 2210 performs an exclusive OR operation on the first and second data.例文帳に追加

ｅｘｏｒ演算器群２２１０は、第１および第２のデータに対し、排他的論理和演算を行う。 - 特許庁

The EXOR amplifier 3 is connected to an output part of the high-speed counter card 2.例文帳に追加

ＥＸＯＲアンプ器３は、高速カウンターカード２の出力部に接続される。 - 特許庁

A wavelength converter 115 functions as an optical exOR circuit, and carries out an exOR arithmetic operation of the TE polarization component and the TM polarization component of the optical signal.例文帳に追加

波長変換素子１１５は光ｅｘＯＲ回路として機能しており、光信号のＴＥ偏波成分とＴＭ偏波成分のｅｘＯＲ演算をする。 - 特許庁

Outputs from the differentiation circuit 3 and the pulse delay circuit 4 are inputted to an EXOR circuit 6 and a pulse delay circuit 5 for tracking the delay time of the EXOR circuit 6.例文帳に追加

差動化回路３とパルス遅延回路４の出力は、ＥＸＯＲ回路６に入力され、ＥＸＯＲ回路６の遅延時間を追尾するパルス遅延回路５に入力される。 - 特許庁

A first EXOR circuit 7 performs an EXCLUSIVE-OR operation between output of the delay circuit and output of the S-FF, and a second EXOR 8 performs an EXCLUSIVE-OR operation between output of the S-FF and output of the second M-FF.例文帳に追加

第１のＥＸＯＲ回路７は遅延回路の出力とＳ−ＦＦの出力の排他的論理和演算を行ない、第２のＥＸＯＲ８はＳ−ＦＦの出力と第２のＭ−ＦＦの出力の排他的論理和演算を行なう。 - 特許庁

The CRC circuit comprises a first shift register to a p-th shift register, a first EXOR to a (p-1)-th EXOR, and a switch circuit.例文帳に追加

ＣＲＣ回路は、第１のシフトレジスタ乃至第ｐのシフトレジスタと第１のＥＸＯＲ乃至第（ｐ—１）のＥＸＯＲと切り替え回路とを有する。 - 特許庁

In the test circuit 12, data read out from the even number column and the test control signal TC are processed by exclusive OR by an EXOR circuit 13 of the first stage every one row, and data read out from the odd number column and an output from the EXOR circuit 13 are processed by exclusive OR by an EXOR circuit 14.例文帳に追加

テスト回路１２は、１行ごとに、第１段目のＥＸＯＲ回路１３で、偶数列から読出したデータとテスト制御信号ＴＣとが排他的論理和処理され、第２段目のＥＸＯＲ回路１４で、奇数列から読出したデータとＥＸＯＲ回路１３からの出力とが排他的論理和処理される。 - 特許庁

A scan pass test circuit 20 of the semiconductor device 10 includes scan chains 102, 107, an EXOR 201, and an SC control circuit 402.例文帳に追加

半導体装置１０が備えるスキャンパステスト回路２０は、スキャンチェーン１０２，１０７、EXOR２０１、及びＳＣ制御回路４０２を含む。 - 特許庁

EXOR 11 outputs a signal S3 that has a pulse width corresponding to the phase difference of digital signals S1, S2.例文帳に追加

ＥＸＯＲ１１により、デジタル信号Ｓ１，Ｓ２の位相差に対応したパルス幅の信号Ｓ３が出力される。 - 特許庁

An output signal from the EXOR circuit 3 is outputted through the buffer circuit 4 to the outside as a SIG (output signal).例文帳に追加

ＥＸＯＲ回路３からの出力信号はバッファ回路４を介して外部へＳＩＧ（出力信号）として出力される。 - 特許庁

An output of each EXOR circuit 14 is processed hierarchically by OR by an OR circuit 15, and a test result is outputted.例文帳に追加

各ＥＸＯＲ回路１４の出力は、ＯＲ回路１５で階層的に論理和処理され、テスト結果を出力する。 - 特許庁

A flip-flop circuit 1, a delay circuit 2, an EXOR circuit 3 and a buffer circuit 4 are disclosed.例文帳に追加

フリップフロップ回路１と、遅延回路２とＥＸＯＲ回路３と、バッファ回路４と、が示されている。 - 特許庁

DIA' outputted from the flip-flop circuit 1 and CK' outputted from the delay circuit 2 are inputted to the EXOR circuit 3 together.例文帳に追加

フリップフロップ回路１から出力されるＤＩＡ´と遅延回路２から出力されるＣＫ´は共にＥＸＯＲ回路３に入力される。 - 特許庁

In this case, a wakeup signal is applied through an EXOR gate 18, AND gate 15, and OR gate 12 to the microcomputer 2.例文帳に追加

この場合、ＥＸＯＲゲート１８、ＡＮＤゲート１５、およびＯＲゲート１２を介して、ウェイクアップ信号がマイコン２に与えられる。 - 特許庁

A 4-bit linear code is generated by shift registers R3 to R0, parameters g3 to g0 and an EXOR circuit (XOR) E1.例文帳に追加

４ビットの線形符号が、シフトレジスタＲ３〜Ｒ０、パラメータｇ３〜ｇ０、ＥＸＯＲ回路（ＸＯＲ）Ｅ１にて生成される。 - 特許庁

The differential pulse signal is outputted through pulse delay circuits 14, 15, an EXOR circuit 16 and a differentiation circuit 17.例文帳に追加

パルス遅延回路１４，１５とＥＸＯＲ回路１６及び差動化回路１７を介して差動パルス信号を出力する。 - 特許庁

Output signal from the EXOR circuit 6 is inputted to a differentiation circuit 8 outputting a differential pulse signal.例文帳に追加

ＥＸＯＲ回路６の出力信号は、差動化回路８に入力されて差動パルス信号を出力する。 - 特許庁

The control system 120 controls the polarization state by the polarization controller 105 so as to set the result of the exOR arithmetic operation to be '0'.例文帳に追加

制御系１２０は、ｅｘＯＲ演算結果が０となるように、偏波コントローラ１０５による偏波状態を制御する。 - 特許庁

A fault detecting means 2 outputs this output 1 of the EXOR circuit 18 to a record decision means 4.例文帳に追加

故障検出手段２はＥＸＯＲ回路１８のこの出力１を記録判定手段４へ出力する。 - 特許庁

And, an EXOR circuit 7 takes an exclusive-OR of a signal obtained by the two photocouplers 3 and 5 and outputs it.例文帳に追加

ＥＸＯＲ回路７は２つのフォトカプラ３，５によって得られた信号の排他的論理和をとって出力する。 - 特許庁

The data Si and the output signal of the D-FF 44 are exclusively ORed by an EXOR gate 45.例文帳に追加

データＳｉとＤ−ＦＦ４４の出力信号とは、ＥＸＯＲゲート４５で排他的論理和がとられる。 - 特許庁

Further, the data Si and the output signal of the delay circuit 44 are exclusively ORed by an EXOR gate 46.例文帳に追加

さらに、データＳｉと遅延回路４４の出力信号とは、ＥＸＯＲゲート４６によって排他的論理和がとられる。 - 特許庁

A selective feedback circuit is constituted by inserting output and one input of an exclusive OR circuit ExOR and switches SWs between respective stages, and inserting switches SWf between the other input of the exclusive OR circuit ExOR and input of an initial stage flip flop.例文帳に追加

各段間に排他的論理和回路ＥｘＯＲの出力と一方の入力およびスイッチＳＷｓを直列に挿入し、排他的論理和回路ＥｘＯＲの他方の入力と初段フリップフロップの入力との間にスイッチＳＷｆを挿入して選択的帰還回路を構成する。 - 特許庁

Upon input of a received packet to a receiver 20, a sequential decoding part 22 performs sequential EXOR calculation, implements Gaussian elimination, and when a rank of a subsequent matrix becomes equal to a dissipation packet, performs EXOR calculation for the remaining dissipation packet.例文帳に追加

受信装置２０に受信パケットが入力次第、逐次復号部２２は逐次ＥＸＯＲ計算を行い、ガウス消去法を実施し、その後の行列のランクが消失パケットと等しくなると、残った消失パケット長分のＥＸＯＲ計算を行う。 - 特許庁

When signal light S1 and S2 are made incident on an optical exOR circuit 1, a XPM type wavelength transformation element, where control light Ss is made incident, an optical signal state of an output light So becomes a state in which the signal light S1 and S2 are exOR operated.例文帳に追加

ＸＰＭ型波長変換素子である光ｅｘＯＲ回路１に、制御光Ｓｓを入射した状態で、信号光Ｓ１，Ｓ２を入射すると、出力光Ｓｏの光信号状態は、、信号光Ｓ１，Ｓ２をｅｘＯＲ演算した状態になっている。 - 特許庁

The version managing circuit comprises mask revision state output circuits C_1-C_n, which selectively output a logical level 'H' or 'L' by only changing a single mask, and an EXOR circuit 20 which executes EXOR operation with the output values which are outputted from each of the mask revision state output circuits C_1-C_n and outputs the result as a register value.例文帳に追加

１枚のマスクの変更のみで、論理レベル“Ｈ”または“Ｌ”を選択的に出力することができるマスク改訂状態出力回路Ｃ_1〜Ｃ_nと、マスク改訂状態出力回路Ｃ_1〜Ｃ_nのそれぞれから出力された出力値に対してＥＸＯＲ演算を施し、その結果をレジスタ値として出力するＥＸＯＲ回路２０とを備えて、バージョン管理回路を構成する。 - 特許庁

And each shift circuit is composed by the shift register 41, an EXOR gate Dn connected to the n-th bit output terminal of the shift register 41 and the bit output terminal of the (n+1)th, and an AND gate An connected to the n-th bit output terminal of the shift register 41 and the output terminal of the EXOR gate Dn.例文帳に追加

また、各シフト回路は、シフトレジスタ４１と、このシフトレジスタ４１のｎ番目のビット出力端子とｎ＋１番目のビット出力端子とに接続されたＥＸＯＲゲートＤn と、シフトレジスタ４１のｎ番目のビット出力端子とＥＸＯＲゲートＤn の出力端子とに接続されたＡＮＤゲートＡn とにより構成されている。 - 特許庁

When a secrecy scramble pattern generating circuit 42 generates a PN pattern (PNSEC) for descrambling, its PN pattern (PNSEC) output is converted into 160-bit parallel data (P_PNSEC), which are fed to the parallel exclusive OR (EXOR) circuit 40, wherein 160 sets of exclusive OR arithmetic circuits calculate the received data in accordance with the bits to carry out descramble processing in parallel.例文帳に追加

スクランブル解除用のPNパターン(PNSEC)が秘話スクランブルパターン発生回路42にて生成されると、そのPNパターン(PNSEC)出力が160ビットパラレルのデータ(P_PNSEC)に変換されて並列排他論理和(EXOR)回路40に供給され、160個の排他的論理和演算回路にて各入力データがビット対応に演算されてデスクランブル処理がパラレルにて行われる。 - 特許庁

In this test circuit for hysteresis voltage width measurement for measuring the hysteresis voltage width to a plurality of Schmidt circuits 1 installed on a semiconductor 2, all outputs of the Schmidt circuits 1 which are measuring objects are connected to a plurality of EXOR circuits 3, and a monitor terminal 5 for monitoring a test result is connected to the output of the final-layer EXOR circuit 3.例文帳に追加

半導体２に設けられた複数のシュミット回路１に対してヒステリシス電圧幅を測定するヒステリシス電圧幅測定用のテスト回路であって、測定対象のシュミット回路１の全出力を複数のＥＸＯＲ回路３に接続し、最終層のＥＸＯＲ回路３の出力にテスト結果をモニタするモニタ端子５を接続する。 - 特許庁

An exclusive OR circuit 18 for receiving an output PN pattern signal (PNSCR) from a scramble pattern generating circuit 14 descrambles received data (RXD), a 1-bit error correction circuit 26 applies CRC error correction processing to the descrambled and parallel-converted data, and data (P_DATASEC) in 160 bits subjected to scramble processing are fed to a parallel exclusive OR (EXOR) circuit 40.例文帳に追加

受信データ(RXD)がスクランブルパターン発生回路14からの出力PNパターン信号(PNSCR)が入力される排他的論理和回路18にてスクランブル解除され、これをパラレル化したデータが１ビット誤り訂正回路26にてCRC誤り訂正処理されて、スクランブル処理が施されている160ビットのデータ(P_DATASEC)が並列排他論理和(EXOR)回路40に供給される。 - 特許庁

The synchronous counter is provided with at least three flip-flop circuits of a chain structure and at least two sets of two-input EXOR gates interposed in the chain structure, and a critical path, where the output of one flip-flop circuit leads to the input of another flip-flip is configured with one stage of the two-input EXOR gate.例文帳に追加

同期式カウンタはチェーン構造を有する少なくとも３個のフリップフロップと、チェーン構造に介在する少なくとも２個の２入力ＥＸＯＲゲートとを備えており、フリップフロップのうちの１つの出力がこれとは別のフリップフロップの入力に至るクリティカルパスが２入力ＥＸＯＲゲートの１段で構成されるようにした。 - 特許庁

An EXOR circuit 2 inputs the selected input signal and the corresponding flag of the RAM 5 and an adder 3 adds 1 to the corresponding continuous frequency in the RAM 5 when its output varies.例文帳に追加

ＥＸＯＲ回路２には、選択された入力信号とＲＡＭ５の対応する上記フラグとが入力され、その出力が変化すると、アダー３によりＲＡＭ５の対応する連続回数に１が加算される。 - 特許庁

A pulse having a pulse width equivalent to the delay time is generated by inputting outputs of a reference clock and the comparator 2 into an EXOR circuit 3.例文帳に追加

基準クロックとコンパレータ２の出力をＥＸＯＲ回路３に入力することで、遅延時間に相当するパルス幅を有するパルスが生成される。 - 特許庁

A multiplexer 14 selects a holding signal F if the EXOR gate 11 detects the edge of the synchronous signal A and a comparison result by the comparator circuit 18 shows disagreement, and selects the synchronous signal A in other cases.例文帳に追加

マルチプレクサ１４は、ＥＸＯＲゲート１１が同期信号Ａのエッジを検出し且つ比較回路１８による比較結果が不一致であれば保持信号Ｆを選択し、それ以外の場合は同期信号Ａを選択する。 - 特許庁

An EXOR circuit 50 outputs a signal as long as the tuning delay time of a timing tuning circuit 36 by inputting the signal from an OR circuit 21 and the signal from a delay circuit 20.例文帳に追加

ＥＸＯＲ回路５０が、ＯＲ回路２１からの信号とディレイ回路２０からの信号とを入力することによりタイミング調整回路３６の調整遅延時間長の信号を出力する。 - 特許庁

An output of a final stage of an r-th (r is a smaller natural number than p) shift register and the output of the switch circuit are inputted to an r-th EXOR.例文帳に追加

第ｒ（ｒはｐより小さい自然数）のシフトレジスタの最終段の出力及び切り替え回路の出力は第ｒのＥＸＯＲに入力される。 - 特許庁

In an EXOR circuit 108 to which the input signals and the delay signals of the input signals are input, ON/OFF of the first and the second Nch type transistors (105 and 106) for the conduction is controlled.例文帳に追加

入力信号と入力信号の遅延信号とが入力されたＥＸＯＲ回路１０８で第１と第２の導電用Ｎｃｈ型トランジスタ（１０５、１０６）のオンオフを制御する。 - 特許庁

A spark plug inspection device 100 comprises: an encoder 1; a high-speed counter card 2; an EXOR amplifier 3; an ignition coil 4; and a spark plug 5.例文帳に追加

本発明に係る点火プラグ検査装置１００は、エンコーダ１、高速カウンターカード２、ＥＸＯＲアンプ器３、イグニッションコイル４および点火プラグ５とを備えている。 - 特許庁

The EXOR gate 2 exclusive ORs the received signals, generates a pulse signal with a pulse width, corresponding to the delay time and outputs it to an input terminal of a low-pass filter 3.例文帳に追加

ＥＸＯＲゲート２は、入力した信号の排他的論理和を取り、遅延時間に対応するパルス幅を有するパルス信号を生成して、ローパスフィルタ３の入力端子に出力する。 - 特許庁

The EXOR amplifier 3 outputs the current according to the result of an exclusive OR of the first output signal and the second output signal to the ignition coil 4.例文帳に追加

ＥＸＯＲアンプ器３は、第一の出力信号と第二の出力信号との排他的論理和の結果に応じた電流を、イグニッションコイル４に出力する。 - 特許庁

Each time the inversion of the relevant code is detected by the ExOR circuit 14, a shift register 14 for shifting audio data changes a shift amount and changes the level of the sound represented in the audio data.例文帳に追加

音声データをシフトさせるシフトレジスタ１４は、ＥｘＯＲ回路１５による当該符号の反転が検出される度にそのシフト量を変化させて、音声データで表されている音のレベルを変化させる。 - 特許庁