「ＥＸＯＲ」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

This semiconductor device is equipped with the measuring object circuit 110, an EXOR circuit 120, a counter 130, an input terminal 101, an output terminal 102, a clock signal input terminal 103, and a counted value output terminal 104.例文帳に追加

本発明の半導体装置は、測定対象回路１１０と、ＥＸＯＲ回路１２０と、カウンタ１３０と、入力端子１０１と、出力端子１０２と、クロック信号入力端子１０３と、カウント値出力端子１０４と、を備える。 - 特許庁

In verifying in a state in which data are written, the output of the inverter 103 is at a low level, and the inversion output Bar signal of a decision latch circuit 110 is at a low level, the level of the output of an EXOR circuit 104 becomes low.例文帳に追加

本発明では、書き込みデータを入力とするラッチ回路とセンスアンプからの読み出し信号とを組み合わせ回路に入力し、組み合わせ回路の出力がベリファイのＯＫまたはＮＧとなるように構成する。 - 特許庁

Then, three selection bits s1, s2, and s3 according to the connection relation of the selected M sequence are outputted, and exclusive ORs between them are operated in order by EXOR circuits 103a to 103c, and they are fed back to the first stage R0.例文帳に追加

そして、選択されたＭ系列の接続関係に応じた３つの選択ビットｓ１、ｓ２、ｓ３が出力され、ＥＸＯＲ回路１０３ａ〜１０３ｃによって順番に排他的論理和が取られた後、初段Ｒ０にフィードバックされる。 - 特許庁

For example, a result obtained by substituting one two-bit value by substitution and rearrangement based on another two-bit value has a value of EXOR operation between this pair and a pattern which can be called a vector.例文帳に追加

例えば、一つの２ビット値をもう一つの２ビット値をもとに換字と並べ替えで置換したものはこれらの組み合わせをＥＸＯＲ演算した値と共にベクトルとも云えるパターンを持つ。 - 特許庁

The output of the EXOR circuit 3b is delayed through a second delay circuit 3c applied to the control terminal of an MOS switch Q1.例文帳に追加

そして、ＥＸＯＲ回路３ｂの出力信号をさらに第２の遅延回路３ｃで所定時間遅らせ、これをスイッチ駆動回路３の出力信号としてＭＯＳスイッチＱ１のオンオフ制御を行う。 - 特許庁

To provide a function computing circuit capable of reducing a ROM capacity as much as possible, and capable of computing precisely a function by adding only a small circuit of a scale of an adder/a selector/an EXOR (Exclusive OR) circuit, and a function computing method therefor.例文帳に追加

ＲＯＭ容量をなるべく減らし、加算器・セレクタ・ＥＸＯＲ（Ｅｘｃｌｕｓｉｖｅ ＯＲ）回路という規模の小さい回路の追加のみで精度のよい関数を演算する関数演算回路およびその関数演算方法を提供する。 - 特許庁

When the connection setting switches 4a to 4h are operated to a connection side, the signal level of an input terminal of EXOR circuits 7a to 7h is L, and on the contrary, when the connection setting switches 4a to 4h are operated to a non-connection side, the signal level is H.例文帳に追加

接続設定スイッチ４ａ〜４ｈが接続側に操作されているときにはＥＸＯＲ回路７ａ〜７ｈの入力端子の信号レベルはＬとなり、逆に非接続側に操作したときにはＨとなる。 - 特許庁

In the case of selecting a plurality of contents, the 'viewer attribute' is extracted by using a logical expression (e.g. AND, OR, EXOR) or the like and the contents are narrowed based on them.例文帳に追加

複数のコンテンツを選択した場合には、論理式(例えば、ＡＮＤ、ＯＲ、ＥＸＯＲ)等を用いて「視聴者属性」を抽出し、それに基づいて絞り込む。 - 特許庁

A driving signal selecting circuit 12 selects any of the inverse potential variation generating circuits 13a, 13b, 13c, 13d using a discriminated result of the EXOR 11 and two bit lines (BL and BLB) and drives it.例文帳に追加

駆動信号選択回路１２は、ＥＸＯＲ１１の判定結果及び２本のビット線（ＢＬとＢＬＢ）とを用いて逆電位変動生成回路１３ａ、１３ｂ、１３ｃ、１３ｄのいずれかを選択して駆動する。 - 特許庁

Outputs of the comparators Com1, Com2 are inputted to an exclusive OR circuit EXOR, and a result of discriminating whether the input INA is settled within the range of ±input INB or not is outputted therefrom.例文帳に追加

コンパレータＣｏｍ１、Ｃｏｍ２の出力は排他的論理和回路ＥＸＯＲに入力され、ここから入力ＩＮＡが±入力ＩＮＢの範囲内か否かの判定結果が出力される。 - 特許庁

The signals S1, S2 are inputted to a differential circuit that is a delay circuit comprising resistors 52, 53, a capacitor 61, and NMOSs 24, 25, and a differential circuit that is an EXOR circuit comprising NMOSs 26-31.例文帳に追加

それらの信号Ｓ１、Ｓ２は、抵抗５２、５３、コンデンサ６１及びＮＭＯＳ２４、２５で構成される遅延回路である差動回路、ＮＭＯＳ２６〜３１で構成されるＥＸＯＲ回路である差動回路にそれぞれ入力される。 - 特許庁

The delay block 1 delays the received signal by a time, in response to a power supply voltage and outputs the result to the other input terminal of the EXOR gate 2.例文帳に追加

遅延ブロック１は、入力した信号を電源電圧の電圧値に応じた時間だけ遅延させて、ＥＸＯＲゲート２の他方の入力端子に出力する。 - 特許庁

The operation monitoring pulse SVP is superimposed on an injection control signal IJC for a fuel by an EXOR 10, and then a combined control signal CON is output.例文帳に追加

動作監視パルスＳＶＰはＥＸＯＲ１０によって燃料の噴射制御信号ＩＪＣに重畳され、合成制御信号ＣＯＮが出力される。 - 特許庁

When rewriting the password, initially set and registered password data is subjected to an operation like an EXOR operation by the password decoder circuit 6 to generate internal password data, and this internal password data is stored into the internal password data register 7.例文帳に追加

また、パスワード書き換え時には、初回に設定登録されたパスワードデータを元にパスワードデコーダ回路６により例えばＥＸＯＲ演算などの演算が行われて内部パスワードデータが生成され、これが内部パスワードデータレジスタ７に格納される。 - 特許庁

The error correction circuit consists of, e.g. an optical multiplexes circuit (8:1/4:1 optical multiplexer circuit)/ demultipexer circuit (1:8/1:4 optical demultiplexer circuit), a optical branch circuit, an optical exclusive OR circuit(EXOR circuit), and an optical AND circuit (AND circuit) and an optical NAND circuit (NAND circuit).例文帳に追加

誤り訂正回路は、例えば、光多重回路(８：１／４：１光多重回路)／分離回路(１：８／１：４光分離回路)、光分岐回路、光排他的論理和回路(ＥＸＯＲ回路)、光論理積回路(ＡＮＤ回路)、光否定的論理積回路(ＮＡＮＤ回路)により構成する。 - 特許庁

As for the measured device 1, output signals from x-number of output terminals 11 to 11x are input to EXOR gates 51 to 5x of the measured terminal decreasing circuit 3 and compared with the expected values 1 to x to detect coincidence or non-coincidence.例文帳に追加

被測定デバイス１について、ｘ個の出力端子１１〜１x からの出力信号は被測定端子減少回路３のＥＸＯＲゲート５１〜５x に入力されて期待値１〜ｘとそれぞれ比較され、その一致・不一致を検出される。 - 特許庁

The decoder pulse signals are doubled in an EXOR gate 14 and the doubled pulse signals (E) are logically added to the up/down state signal in an AND gates 18, 20, to generate an up pulse signal (F) and a down pulse signal (G).例文帳に追加

デコーダパルス信号はＥＸＯＲゲート１４で２逓倍され、さらに２倍パルス信号（Ｅ）はＡＮＤゲート１８，２０にてＵＰ／ＤＯＷＮステート信号と論理和されてＵＰパルス信号（Ｆ）とＤＯＷＮパルス信号（Ｇ）となる。 - 特許庁

Specifically, the rectangular voltage generated by the lamp drive circuit 4 is supplied directly to one input of an EXOR circuit 3b, and through a first delay circuit 3a to another input thereof.例文帳に追加

具体的には、ランプ駆動回路部４が発生させる矩形状の電圧をスイッチ駆動回路３に入力し、この矩形状の電圧及びこの矩形状の電圧を第１の遅延回路３ａで所定時間遅らせた電圧をＥＸＯＲ回路３ｂに入力する。 - 特許庁

A multiplied three phase output part 300 inputs signals AA, BB, and CC and outputs clocks CPH 13, CPH23, and CPH33 as exclusive OR between signals AA and BB, exclusive OR between signals AA and CC, and a signal of coincidence between signals AA and CC by an EXOR gate and a coincidence gate.例文帳に追加

てい倍３相出力部３００は、信号ＡＡ，ＢＢ，ＣＣを入力しＥＸＯＲゲート，一致ゲートで、信号ＡＡとＢＢ、信号ＢＢとＣＣの排他的論理和、信号ＡＡとＣＣの一致の信号として、ＣＰＨ１３，２３，３３を出力。 - 特許庁

A VCO(voltage-controlled oscillator) 4 oscillates, in response to the voltage of a supplied signal to the VCO and outputs an oscillation signal via a waveform shaping inverter 5 and feeds back a signal to an input terminal of a delay block 1 and one input terminal of an EXOR gate 2.例文帳に追加

ＶＣＯ４は、供給された信号の電圧値に応じた周波数で発振し、発振信号を波形整形用インバータ５を介して出力すると共に、帰還して遅延ブロック１の入力端子とＥＸＯＲゲート２の一方の入力端子に出力する。 - 特許庁

It is also functioned as a signature compressor 200 by connecting the plurality of scan registers 14 arranged at a final stage of the plurality of scan chains constructed by connecting the plurality of scan registers 14 in series for facilitating test, to EXOR gates 23.例文帳に追加

また、テスト容易化のために設けられたスキャンレジスタ１４を直列に接続して構成された複数のスキャンチェーンの最終段に配置されている複数の前記スキャンレジスタ１４とＥＸＯＲゲート２３とを接続してシグニチャー圧縮器２００としての機能を満たす。 - 特許庁

Also, when the phase of an output signal of an EXOR circuit 41 does not coincide with the phase of a signal inputted from an input terminal 382 being in-phase with the clock original signal, the subsequent phases of both of them are made to coincide with each other by forcibly setting the 'L' level to the D terminal of a 2nd D-FF43.例文帳に追加

また、ＥＸＯＲ回路４１の出力信号と、クロック原信号と同相となる入力端子３８_2から入力される信号との位相が一致しない場合、第２のＤ−ＦＦ４３のＤ端子に強制的に“Ｌ”レベルを設定させることで、これ以降両者の位相が合うようにしている。 - 特許庁

The output levels of the n-th step bit output line and the (n+1)th step bit output line are compared with each other by an EXOR circuit 30, and its output is inputted to a latch circuit 34 to switch on-off the power to the shift register 20.例文帳に追加

第ｎ段目のビット出力線と第（ｎ＋１）段目のビット出力線の出力レベルとがＥＸＯＲ回路３０で比較されてその出力がラッチ回路３４に入力しシフトレジスタ２０への電力の供給／遮断が切り替えられる。 - 特許庁

An ExOR circuit 15 detects whether a code is inverted between audio data at a predetermined time stored in a register 11 and audio data of one sample before at the relevant predetermined time stored in a register 14 to compare the level of a sound represented in the audio data with a zero level.例文帳に追加

ＥｘＯＲ回路１５は、レジスタ１１に格納される所定時刻の音声データとレジスタ１４に格納される当該所定時刻の１サンプル前の音声データとで符号が反転しているか否かを検出することで、音声データで表されている音のレベルとゼロレベルとの大小比較を行う。 - 特許庁

A digital filter circuit 1 includes a sampling circuit 11, an EXOR circuit 12, a clock gating circuit 18, a reset control circuit 13, a counter circuit 14, a filter time setting circuit 17, a comparison circuit 15, a decoder circuit 16, and a flip-flop 24.例文帳に追加

デジタルフィルタ回路１は、サンプリング回路１１、ＥＸＯＲ回路１２、クロックゲーティング回路１８、リセット制御回路１３、カウンタ回路１４、フィルタ時間設定回路１７、比較回路１５、デコーダ回路１６、及びフリップフロップ２４が設けられる。 - 特許庁

When address data related to a display position in a displaying part for image data continuously transmitted a plurality of times is inputted, the address data is latched to a flip-flop 31, and an EXOR gate 41 compares an output of the flip-flop 31 with the next inputted address data.例文帳に追加

複数回連続して送られてくる画像データの表示部における表示位置に係るアドレスデータを入力するとフリップフロップ３１にラッチし、そのフリップフロップ３１の出力と、次に入力されるアドレスデータとをＥＸＯＲゲート４１により比較する。 - 特許庁

As a result, the EXOR circuit outputs the exclusive OR of the signals S3, S4 and signals S1, S2 outputted from the delay circuit that is not affected by the variations in the supply voltage applied to the source of the PMOS 11 and the noise superimposed on the supply voltage.例文帳に追加

それによりＥＸＯＲ回路は、ＰＭＯＳ１１のソースに印加される電源電圧の変動やそれに重畳したノイズが影響しない、遅延回路から出力される信号Ｓ３、Ｓ４と信号Ｓ１、Ｓ２の排他的論理和を出力する。 - 特許庁

This test facilitating circuit is functioned as a test pattern generator 100 by connecting the plurality of scan registers 14 arranged at a first stage of a plurality of scan chains constructed by connecting the scan registers 14 in series for facilitating test, to EXOR gates 31.例文帳に追加

テスト容易化のために設けられたスキャンレジスタ１４を直列に接続して構成された複数のスキャンチェーンの第１段に配置されている複数の前記スキャンレジスタ１４とＥＸＯＲゲート３１とを接続してテストパターン発生器１００としての機能を満たす。 - 特許庁

To provide a polarization mode dispersion suppressing apparatus wherein an exOR circuit is normally in operation even when an intensity difference of TE/TM polarization components is great and capable of excellently suppressing the polarization mode dispersion even when only one of the TE/TM modes exists.例文帳に追加

ＴＥ／ＴＭ偏波成分の強度差が大きい場合にもｅｘＯＲ回路が正常動作するとともに、ＴＥ／ＴＭの何れか一方のみしか存在しない場合にも良好に偏波モード分散を抑制することが可能な偏波モード分散抑制装置を提供する。 - 特許庁

An EXOR 11 discriminates the case that 1 bit data being read out is 0 and 1 bit data being written newly is 1 and the case that 1 bit data being read out is 1 and 1 bit data being written newly is 0, and they are outputted from terminals (a), (b) corresponding to respective case.例文帳に追加

ＥＸＯＲ１１は、読み出した１ビットデータが０で新たに書き込まれる１ビットデータが１である場合、及び読み出した１ビットデータが１で新たに書き込まれる１ビットデータが０である場合とを判定し、それぞれの場合に相当する２つの端子ａ、ｂより出力する。 - 特許庁

Specifically, the configuration is composed of compression gates with EXOR gates or EXNOR gates of the quantity of the external output pins, and all of the scan-out signal lines are connected to the compression gate group under the condition of that the patterns of input connections to the compression gate group are mutually and respectively different.例文帳に追加

具体的には、外部出力ピンの個数分のＥＸＯＲゲートまたはＥＸＮＯＲゲートである圧縮ゲートで構成され、前記すべてのスキャンアウト信号線が、前記圧縮ゲート群に対する入力接続のパターンを互いにすべて異にする状態で前記圧縮ゲート群に接続されている。 - 特許庁

A signal A acquired by synchronizing a pulse signal generated corresponding to rotor displacement of a motor 2 by an encoder 1 with a clock signal CLK by a flip-flop 7 is outputted, and the edge of the synchronous signal A is detected by an EXOR gate 11, and each level of the synchronous signal A and the pulse signal is compared by a comparator circuit 18 during a rising edge of the clock signal CLK.例文帳に追加

エンコーダ１がモータ２のロータ変位量に応じて発生させるパルス信号を、フリップフロップ７によりクロック信号ＣＬＫに同期させた信号Ａを出力し、ＥＸＯＲゲート１１により同期信号Ａのエッジを検出し、比較回路１８により同期信号Ａと前記パルス信号とのレベルを、クロック信号ＣＬＫの立上りエッジ間に比較する。 - 特許庁

Then the image composition unit 73 has an EXOR operation unit 74 which EXORs the document image and code pattern image and an image correcting unit 75 which corrects dimensions of image elements present in the background part of the document image and image elements present in the image part among image elements constituting the code pattern image.例文帳に追加

そして、画像合成部７３は、更に、文書画像とコードパターン画像の排他的論理和演算を行うＥＸＯＲ演算部７４と、コードパターン画像を構成する画像要素のうち文書画像の背景部に存在するものと画像部に存在するものとでその大きさを補正する画像補正部７５とを有する。 - 特許庁

A clock stop timing generating circuit 12 is composed of a flip-flop 14, an EXOR gate 13 and an AND gate 6, wherein the stop timing of supply of a clock signal CLK_OUT to a logic circuit 2 is synchronized to a trailing edge of a clock signal CLK and the restart timing of the supply thereof is synchronized to a leading edge of the clock signal CLK.例文帳に追加

クロック停止タイミング生成回路１２を、フリップフロップ１４，ＥＸＯＲゲート１３及びＡＮＤゲート５により構成することで、ロジック回路２に対してクロック信号ＣＬＫ＿ＯＵＴの供給を停止させるタイミングはクロック信号ＣＬＫの立下がりエッジに同期させ、その供給を再開させるタイミングはクロック信号ＣＬＫの立上がりエッジに同期させる。 - 特許庁