「CLk」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

A local clock buffer circuit 106 produces a local clock signal L-CLK from a system clock signal SYS-CLK according to the gate signal 110.例文帳に追加

ローカルクロックバッファ回路１０６は、ゲート信号１１０に応じて、システムクロック信号ＳＹＳ−ＣＬＫからローカルクロック信号Ｌ−ＣＬＫを生成する。 - 特許庁

In this case, a system clock signal clk is supplied to a clock terminal, and the clock signal low_en generated by the NCO 14 is supplied to a data enable terminal DEN.例文帳に追加

その場合、クロック端子にはシステムクロック信号clkを供給し、データイネーブル端子ＤＥＮにはＮＣＯ１４が生成したクロック信号low＿enを供給する。 - 特許庁

A voltage signal which becomes H level by synchronizing with a clock signal /CLK complementary of the clock signal CLK and becomes L level by synchronizing with the clock signal CLK, is input to one of the first and second voltage signal terminals T1, T2.例文帳に追加

第１、第２電圧信号端子Ｔ１，Ｔ２の一方には、クロック信号ＣＬＫに相補なクロック信号／ＣＬＫに同期してＨレベルになり、クロック信号ＣＬＫに同期してＬレベルになる電圧信号が入力される。 - 特許庁

A clock buffer 2 comprises a comparing circuit 22 comparing complementary clock signals CLK, /CLK with each other and outputting an internal clock signal used for normal operation, a comparing circuit 24 comparing a reference potential Vref with the clock signal CLK, and a comparing circuit 26 comparing a reference potential Vref with the clock signal /CLK.例文帳に追加

クロックバッファ２は、相補なクロック信号ＣＬＫ，／ＣＬＫを比較し通常動作で用いる内部クロック信号を出力する比較回路２２と、基準電位Ｖｒｅｆとクロック信号ＣＬＫとを比較する比較回路２４と、参照電位Ｖｒｅｆとクロック信号／ＣＬＫとを比較する比較回路２６とを含む。 - 特許庁

The semiconductor device has a scan chain circuit 1 for inputting and outputting a data to/from the internal circuit 500, and a quick clock generator 300 for generating a launching clock signal LAUNCH CLK for launching the data to the internal circuit 500, and a capturing clock signal CAPTURE CLK for capturing the data from the internal circuit 500.例文帳に追加

半導体装置は、内部回路５００に対してデータの入出力を行うスキャンチェーン回路１と、内部回路５００にデータを送り込ませる送り込みクロック信号LAUNCH CLKおよび内部回路５００からデータを取り込む取り込みクロック信号CAPTURE CLKを生成する高速クロック生成装置３００とを有する。 - 特許庁

A clock signal CLK whose cycle of changing levels gradually becomes long is generated.例文帳に追加

レベル反転の周期が次第に長くなるクロック信号ＣＬＫを生成する。 - 特許庁

A D-FF 26 applies sample and hold processing to the data D1 according to the clock CLK.例文帳に追加

Ｄ−ＦＦ２６は、クロックＣＬＫに従いデータＤ１をサンプル・ホールドする。 - 特許庁

The clock CLK is input to the set terminal of an RS flip-flop RSFF.例文帳に追加

クロックＣＬＫは、ＲＳフリップフロップＲＳＦＦのセット端子に入力される。 - 特許庁

A variation in the parallax is counted by a reference clock CLK in the parallax measuring part 8.例文帳に追加

視差計測部８では視差の変化量を基準クロックＣＬＫでカウントする。 - 特許庁

The semiconductor chip 1 includes a plurality of hard macros 2 which operate by a reference clock CLK and a pad PAD-CLK for clock which supplies the reference clock CLK to one hard macro 2A among the hard macros 2 from the outside.例文帳に追加

本発明に係る半導体チップ１は、リファレンスクロックＣＬＫに基づいて動作する複数のハードマクロ２と、複数のハードマクロ２のうち一のハードマクロ２Ａに外部からリファレンスクロックＣＬＫを供給するためのクロック用パッドＰＡＤ−ＣＬＫとを備える。 - 特許庁

When the SUSR and the CGEN become 0, respectively, the output SUSI of an OR circuit 52 and the output SUSP of a flip-flop 56 become 0, thereby the data CLKREG are reset to be 0, and the output of the clock signal CLK is suspended.例文帳に追加

SUSR,CGENが各々0になるとＯＲ回路52の出力SUSI、フリップフロップ56の出力SUSPが0になることでデータCLKREGが0にリセットされ、クロック信号CLKの出力が停止される。 - 特許庁

A clock signal CLK is given to AND 14, and the clock signal CLK, gate controlled by the signal S5, is given to a counter 15 as a signal S6.例文帳に追加

ＡＮＤ１４には連続したクロック信号ＣＬＫが与えられており、信号Ｓ５でゲート制御されたクロック信号ＣＬＫが、信号Ｓ６としてカウンタ１５に与えられる。 - 特許庁

When a clock signal is inputted to the CLK/TRG2 terminal, the value of a timer counter register CLK/TRG2 stored in the payout control CPU is counted down.例文帳に追加

ＣＬＫ／ＴＲＧ２端子にクロック信号が入力されると、払出制御用ＣＰＵに内蔵されているタイマカウンタレジスタＣＬＫ／ＴＲＧ２の値がダウンカウントされる。 - 特許庁

An overlaid image data P1 is delayed based on two F/F circuits 16, 17 synchronized with the dot clock CLK, and is also synchronized with the dot clock CLK.例文帳に追加

また、オーバーレイされる画像データＰ１を、ドットクロックＣＬＫに同期する２つのＦ／Ｆ回路１６、１７に基づいて、遅延させると同時にドットクロックＣＬＫに同期させる。 - 特許庁

The 2nd internal clock generating circuit 16 detects the phase difference between the 1st and 2nd external clock signals CLK and /CLK and a variable delay circuit 30 adds a delay quantity corresponding to the phase difference to the 1st internal clock signal CLK1 to generate the 2nd internal clock signal /CLK1.例文帳に追加

本発明のクロック発生回路は、相補な第１及び第２の外部クロック信号と同期する第１及び第２の内部クロック信号を生成する。 - 特許庁

Thereby, starting pulses Start are input to an initial-value integrator, and an integrating operation is started.例文帳に追加

第１終端積分器の積分は次の係数パルスCLK Aが立ち上がったとき、第２終端積分器の積分は次の係数パルスCLK Bが立ち上がったときにそれぞれ停止される。 - 特許庁

The clock switching circuit 39 selects a first clock signal CLK 1 or a second clock signal CLK 2 on the basis of operation information and outputs to the measurement circuit 37.例文帳に追加

クロック切換え回路３９は、動作情報に基づいて第１のクロック信号ＣＬＫ１又は第２のクロック信号ＣＬＫ２を選択し測定回路３７に出力する。 - 特許庁

A multiplication circuit 10 is provided with a selector circuit 15 which selects and outputs an input clock signal CLK, and a clock signal carried out m-fold multiplication of the input clock signal CLK.例文帳に追加

逓倍回路１０は、入力クロック信号ＣＬＫと入力クロック信号ＣＬＫをｍ逓倍したクロック信号とを選択して出力するセレクタ回路１５を備える。 - 特許庁

A motor drive controller 221 performs the speed control of a motor 101 based on the speed command CLK sent from the output section 214 of the motor speed command CLK.例文帳に追加

モータ駆動コントローラ２２１は、モータ速度指令ＣＬＫ出力部２１４から送出された速度指令ＣＬＫに基づいて、モータ１０１の速度制御を行う。 - 特許庁

The generation of the output signal is started at the time point determined by a timing signal CLK, and ended at the time point delayed just for a delay time concerning the timing signal.例文帳に追加

出力信号の生成は、タイミング信号CLKにより決められた時点で開始し、タイミング信号に関して遅延時間分だけ遅延された時点で終了する。 - 特許庁

In one-line delay operation, two CLKs to the memory 101 perform operation as one CLK.例文帳に追加

１ＬＩＮＥ遅延動作は、メモリ１０１への２ＣＬＫが同一ＣＬＫで動作を行う。 - 特許庁

When a counter 15 is reset by a signal RW*, it counts the number of clocks of a clock CLK.例文帳に追加

カウンタ１５は、信号ＲＷ^* でリセットされるとクロックＣＬＫのクロック数をカウントする。 - 特許庁

The scanning direction is decided according to the polarity of the clock signal CLK in the blanking period.例文帳に追加

走査方向はブランキング期間のクロック信号ＣＬＫの極性によって決定される。 - 特許庁

When a control signal CLK is High, a voltage difference (Ii-Oi) is calculated.例文帳に追加

制御クロック信号ＣＬＫがＨｉｇｈのときに電圧差（Ｉｉ−Ｏｉ）の計算を行う。 - 特許庁

A counter 545 counts a clock CLK and a multiplier 546 makes a count value 1/A-fold.例文帳に追加

カウンタ５４５はクロックＣＬＫをカウントし、乗算器５４６はカウント値を１／Ａ倍する。 - 特許庁

Therefore, it is possible to prevent the generation of any glitch in this clock signal CLK.例文帳に追加

したがって、クロック信号ＣＬＫにグリッチが発生するのを防止することができる。 - 特許庁

The memory core 50 starts read-out operation responding to the activation of the clock signal CLK.例文帳に追加

メモリコア５０は、クロック信号ＣＬＫの活性化に応答して、読出動作を開始する。 - 特許庁

The time slot is adjusted by a time slot counter, which is advanced with a clock signal (CLK).例文帳に追加

クロック信号（ＣＬＫ）で進められるタイムスロットカウンタによって、タイムスロットを調整する。 - 特許庁

A buffer 104 delays arrival of the clock signal clk to the clock terminal CK3.例文帳に追加

バッファ１０４は、クロック信号ｃｌｋのクロック端子ＣＫ３への到達を遅延させる。 - 特許庁

These switches are controlled to be periodically turned on and off according to a clock signal CLK.例文帳に追加

そして、これらのスイッチをクロック信号ＣＬＫに応じて周期的にオン・オフ制御する。 - 特許庁

The data control section 4 performs operation of data processing using the internal clock signal CLK.例文帳に追加

データ管理部４は、内部クロック信号ＣＬＫを用いて、データ処理の動作を行う。 - 特許庁

The clocked comparator 12 operates out of phase with the clock signal CLK.例文帳に追加

クロックドコンパレータ１２は、クロック信号ＣＬＫの位相とは異なる位相によって動作する。 - 特許庁

In the secondary side, when an Ir interface 20 detects a valid reception interrupt, a CPU 22 reads the count of a CLK counter 25, controls a VCO 24 in response to the difference from a set value to match the CLK of an I.430 interface 21 with the primary side CLK.例文帳に追加

セカンダリ側では、Ｉｒインターフェース２０が有効受信割込みを検出すると、ＣＰＵ２２がＣＬＫカウンタ２５のカウンタ値を読込み、設定された値とのズレに応じてＶＣＯ２４を制御し、Ｉ．４３０インタフェース２１のＣＬＫをプライマリ側ＣＬＫに合わせる。 - 特許庁

When the DIN is '1', the CLK delayed for two unit times is selected and outputted.例文帳に追加

ＤＩＮが”１”の時は２単位時間遅れたＣＬＫが選択され、出力される。 - 特許庁

When two pulses of a CLK signal are generated while an SP signal is "H", a mode setting period of a predetermined length (in this case, two cycles of the CLK signal), and a change in the SP signal during the mode setting period is read synchronously with the CLK signal.例文帳に追加

ＳＰ信号が「Ｈ」の間にＣＬＫ信号が２パルス以上発生すると、所定長さ（ここではＣＬＫ信号２周期分）のモード設定期間が設定され、そのモード設定期間中のＳＰ信号の変化をＣＬＫ信号に同期して読み取る。 - 特許庁

A CPU (Central Processing Unit) 10 inside this microcomputer 1 sequentially reads data Dn from the ROM 20 in synchronism with a clock CLK supplied from an external tester 2, and makes the tester 2 inspect a reading speed and normality of the data Dn.例文帳に追加

マイクロコンピュータ1内のCPU10は、外部のテスタ2から供給されるクロックCLKに同期してROM20からデータDnを順次読み出し、テスタ2にデータDnの正常性と読出速度とを検査させる。 - 特許庁

A control circuit 400 counts the number of times of clock signals CLK between stand-by signals STB, and outputs a control signal CS based on whether or not the number of times of the clock signal CLK has reached the normal number of times.例文帳に追加

制御回路４００は、スタンバイ信号ＳＴＢ間のクロック信号ＣＬＫの回数をカウントし、規定回数に達したか否かにより制御信号ＣＳを出力する。 - 特許庁

Since the 2-bit counter stops its operation at time t6 and an output enable signal ENA2 goes to an 'L' level, an output driver section 8 outputs the 'H' level synchronously with rise of the clock CLK.例文帳に追加

時刻t６にて２ビットカウンタは動作を停止し、出力イネーブル信号ENA２が“L”レベルとなるから、クロックCLKの立ち上がりに同期して出力ドライバ部８より“H”レベルが出力される。 - 特許庁

Further, in an example of the connecting structure between the microcomputer and the EEPROMic in this embodiment, an interruption terminal 602 outputting an interruption signal from the microcomputer 102 is connected to the clock signal line (CLK) 602.例文帳に追加

さらに、本実施の形態によるマイコンとEEPROMicとの接続構成例では、マイコン(102)からの割り込み信号を出力する割り込み端子(602)をクロック信号線(CLK)(602)に接続している。 - 特許庁

Delay elements 31 to 33 are inserted in the line of the clock signals CLK to prevent all the boosting circuit units from being activated by one-time clock signal CLK.例文帳に追加

クロック信号ＣＬＫのラインには遅延素子３１〜３３が挿入され、一度のクロック信号ＣＬＫによって全ての昇圧回路単位が同時に活性化しないようになっている。 - 特許庁

A speed converting section 1 switches an input data 6 for setting register synchronized with a low speed CLK to a high speed CLK and sets it at a register section 7 for setting at the time of normal operation.例文帳に追加

速度変換部（１）は、通常動作時には、低速ＣＬＫに同期したレジスタ設定用入力データ（６）を高速ＣＬＫに乗せ替えて設定用レジスタ部（７）に設定する。 - 特許庁

The line buffer 12 has a capacity capable of storing 8 lines or more of print page data in the page memory 5 and can read out data at a rate of 8 bit/clk even for a discontinuous address.例文帳に追加

ラインバッファ１２としては、ページメモリ５の印刷ページデータを８ライン分以上格納できる容量を持ち、非連続アドレスに対しても８bit／clkの読み出しを可能とするものを使用する。 - 特許庁

The timing of the rise of the CLK is controlled so that the timing of the rise of pulse luminescence may not overlap in a sub-scanning direction, thereby diffusing the vertical white streaks in the sub-scanning direction.例文帳に追加

パルス発光の立ち上がりのタイミングが副走査方向で重複しないように、CLKの立ち上がりのタイミングを制御することで、副走査方向の縦の白筋を拡散する。 - 特許庁

The first CLK and the second CLK are displaced each other in phase and the phase shift between the reproducing signals of preceding sides and those of succeeding side is compensated by the phase shift between their clock signals.例文帳に追加

第１ＣＬＫと第２ＣＬＫは互いに位相がずれており、これらのクロック信号の位相ずれにより先行側再生信号と後行側再生信号の位相ずれを補償する。 - 特許庁

A self-refresh entry cycle for shifting to a self-refresh mode is performed corresponding to the prescribed combination of command control signals (/RAS, /CAS, /WE, CLK) in activation timing of a clock signal (CLK).例文帳に追加

クロック信号（ＣＬＫ）の活性化タイミングにおけるコマンド制御信号（／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＣＬＫ）の所定の組合せに応答して、セルフリフレッシュモードに移行するためのセルフリフレッシュエントリサイクルが実行される。 - 特許庁