「CLk」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

An optimum clock among a plurality of clocks obtained by delaying the reference clock CLK with various amounts of delay different from one another is supplied to the F/F group 1 just after an input pin in accordance with the amount of delay to the reference clock CLK of the clock EXP-CLK inputted from the LSI of the preceding stage.例文帳に追加

前段のＬＳＩから入力されたクロックＥＸＰ−ＣＬＫの基準クロックＣＬＫに対する遅延量に応じて、基準クロックＣＬＫを互いに異なる遅延量で遅延させた複数のクロックのうち最適なクロックが入力ピン直後のＦ／Ｆ群１に供給される。 - 特許庁

Then, if the control signal CLK is Low, the voltage difference (Oj-Oi) is calculated.例文帳に追加

次に、制御クロック信号ＣＬＫがＬｏｗのときは、電圧差（Ｏｊ−Ｏｉ）の計算を行う。 - 特許庁

A burn-in mode test pattern preparing circuit prepares a test pattern, in synchronism with the operation clock CLK.例文帳に追加

バーンインモードテストパターン作成回路は、動作クロックＣＬＫに同期してテストパターンを作成する。 - 特許庁

The CR oscillator circuit 11 generates a clock CLK 1 to be supplied to an internal circuit 17.例文帳に追加

ＣＲ発振回路１１は、内部回路１７に供給されるクロックＣＬＫ１を生成する。 - 特許庁

Meanwhile, the transistor Q9 is driven in accordance with a clock signal /CLK of the second clock terminal CK2.例文帳に追加

一方、トランジスタＱ９は第２クロック端子ＣＫ２のクロック信号／ＣＬＫに応じて駆動される。 - 特許庁

Consequently, the count value CNT is maintained at the value of 1 for two cycles of the clock signal CLK.例文帳に追加

これにより、カウント値ＣＮＴはクロック信号ＣＬＫの２周期分の間、１の値が維持される。 - 特許庁

A clock signal CLK generated by an oscillator 20 operates the logic pattern generator 19.例文帳に追加

発振器２０で生成されるクロック信号ＣＬＫは、ロジックパターン発生器１９を動作させる。 - 特許庁

A clock signal CLK is inputted to the gate of the first transistor M1 via an inverter 12.例文帳に追加

第１トランジスタＭ１のゲートにはインバータ１２を介してクロック信号ＣＬＫが入力される。 - 特許庁

The main CPU 10 sends clocks CLK corresponding to bank numbers to the counter 40.例文帳に追加

メインＣＰＵ１０は、バンク番号に対応する数のクロックＣＬＫをカウンタ４０に送出する。 - 特許庁

The clock signals CLK are repeatedly generated and data are successively stored in each of the ring buffers 52.例文帳に追加

クロック信号ＣＬＫを反復発生させ、各リングバッファ５２へデータを次々と格納させる。 - 特許庁

In the MPX 14, when DIN is '0', the CLK is selected and outputted as DATA.例文帳に追加

ＭＰＸ１４では、ＤＩＮが”０”の時はＣＬＫが選択され、ＤＡＴＡとして出力される。 - 特許庁

A clock signal CLK is supplied from a main clock buffer 4 to plural modules M1-M6.例文帳に追加

複数のモジュールＭ１〜Ｍ６に、メインクロックバッファ４よりクロック信号ＣＬＫが供給される。 - 特許庁

A latch circuit 10 latches the logic level of the data bus 2 at the timing prescribed by a clock CLK.例文帳に追加

ラッチ回路１０は、データバス２の論理レベルをクロックＣＬＫで規定されるタイミングでラッチする。 - 特許庁

A latch circuit 2 latches the output of the comparator CP at the rise of the clock signal CLK.例文帳に追加

ラッチ回路２はクロック信号ＣＬＫの立ち上がりでコンパレータＣＰの出力をラッチする。 - 特許庁

The external clocking CK becomes the internal clocking CLK having a skew D1 via a buffer 13.例文帳に追加

外部クロックＣＫは、バッファ１３を経由し、スキュ−Ｄ１を有する内部クロックＣＬＫとなる。 - 特許庁

The control signals tA, tB, tC and tD successively rise at each half clock of an external clock CLK.例文帳に追加

制御信号ｔ_A、ｔ_B、ｔ_C及びｔ_Dが外部クロックＣＬＫの半クロック毎に順次立ち上がる。 - 特許庁

A latch 12 for expected value acquisition latches write data WD in synchronism with a clock signal CLK.例文帳に追加

期待値取得用ラッチ１２は、クロック信号ＣＬＫに同期してライトデータＷＤをラッチする。 - 特許庁

The element 24 latches a signal outputted from the comparator 25 by the inverted signal of a system clock CLK.例文帳に追加

ラッチ素子２４は、比較回路２５からの信号をシステムクロックＣＬＫの反転信号でラッチする。 - 特許庁

Furthermore, common sampling clock signals CLK are input to the respective A/D converters (1), (2).例文帳に追加

また、各Ａ／Ｄコンバータ（１）、（２）には共通のサンプリング用のクロック信号ＣＬＫを入力する。 - 特許庁

Complementary clock signals CLK and CLKb are supplied to the respective gates of the transistors P2 and N2.例文帳に追加

トランジスタＰ２，Ｎ２それぞれのゲートには相補なクロック信号ＣＬＫ，ＣＬＫｂが供給される。 - 特許庁

To the CLK input terminal 1a of the clock driver 1, the output part of the selector 2 is connected.例文帳に追加

クロックドライバ１のＣＬＫ入力端子１ａにはセレクタ２の出力部が接続される。 - 特許庁

Delay elements 5 are properly provided so as to relay clock lines through which the clock signal CLK is transmitted.例文帳に追加

クロック信号ＣＬＫを伝えるクロックラインを中継するように遅延素子５が適宜設けられる。 - 特許庁

To provide a clock supply circuit for suppressing the occurrence of clock skew by reducing deterioration over time due to the NBTI that is a problem of the reliability of MOS transistors used at conduction of a clock signal CLK, when the clock signal CLK is stopped.例文帳に追加

クロック信号ＣＬＫの停止時にその導通時に使用するＰＭＯＳトランジスタの信頼性上の課題であるＮＢＴＩによる経時劣化を削減してクロックスキューを抑制すること。 - 特許庁

Thus, the second clock CLK 2 is supplied to the I/O bridge part 8 so that the I/O block part 8 can be operated just after receiving the start input by using the high speed second clock CLK 2 as an operating clock.例文帳に追加

これにより、第２クロックＣＬＫ２がＩ／Ｏブリッジ部８に供給されることから、Ｉ／Ｏブロック部８は、高速な第２クロックＣＬＫ２を動作クロックとして、起動入力受け付け直後に起動する。 - 特許庁

While receiving the control signal from the burst signal start detection circuit, the identification recovery section identifies / recovers the signal transmitted from the amplifier on the basis of the CLK transmitted from the CLK generating section.例文帳に追加

識別再生部は、バースト信号開始時検出回路からの制御信号を受信している間、ＣＬＫ生成部から送出されたＣＬＫを基に増幅部から送出された信号を識別・再生する。 - 特許庁

When a CNT is turned on, a lighting control unit 135 drives a built-in driver by a high-frequency oscillation pulse oscillated at a predetermined cycle in response to a CLK synchronized with a TG-INV, and supplies an output of the driver to an inverter 131.例文帳に追加

CNTがオンの時、点灯制御部135は、TG-INVに同期したCLKに応じて所定の周期で発振した高周波発振パルスにより内蔵ドライバを駆動し、そのドライバの出力をインバータ131に供給する。 - 特許庁

A memory controller 16 supplies a clock CLK 1 with a first frequency to a memory 14 and a data transfer controller 18, and supplies a clock CLK 2 with a frequency twice the first frequency to the device 18.例文帳に追加

メモリコントローラ１６は、第１周波数のクロックＣＬＫ１をメモリ１４とデータ転送制御装置１８に供給し、第１周波数の２倍の周波数のクロックＣＬＫ２を装置１８に供給する。 - 特許庁

When a clock signal is inputted to the CLK/TRG2 terminal, the value of a timer counter register CLK/TRG2 (counter of the channel 2 of CTC) stored in the payout control CPU is counted down.例文帳に追加

ＣＬＫ／ＴＲＧ２端子にクロック信号が入力されると、払出制御用ＣＰＵに内蔵されているタイマカウンタレジスタＣＬＫ／ＴＲＧ２（ＣＴＣのチャネル２のカウンタ）の値がダウンカウントされる。 - 特許庁

Therefore, the frequency of clock CLK for generating a random number is changed by all of the power supply voltage VDD, the operating temperature and the consumption current, so that random number data D40 with higher randomness can be generated.例文帳に追加

そのため、乱数生成のためのクロックCLKの周波数が、電源電圧VDD、動作温度、消費電流の全てで変化し、よりランダム性の高い乱数データＤ４０を生成することができる。 - 特許庁

To prevent a data error from being caused, while reducing cost and power consumption, by a structure without requiring a dedicated CLK unit for a reference CLK nor a PLL in each unit.例文帳に追加

基準ＣＬＫのための専用のＣＬＫユニットや各ユニット内のＰＬＬを必要としない構成で、低コスト、低消費電力を実現しながらも、データエラーを引き起こすことのないようにする。 - 特許庁

Therefore, the falling and rising of this CS, which takes timing based on a CLK, can be formed within the width of about 2 nsec and about 1 nsec from the rising time of this CLK.例文帳に追加

従って、ＣＬＫに基づいてタイミングを取っているこのＣＳの立ち下がり，立ち上がりをこのＣＬＫの立ち上がり時より約２ｎｓｅｃおよび約１ｎｓｅｃの幅で形成することが可能になる。 - 特許庁

On this instance, each driving IC DRV transmits printing data on both rising-up edge and falling-down edge of the inputted differential clock signals HD-CLK-P and HD-CLK-N.例文帳に追加

このとき、各駆動ＩＣ ＤＲＶは、入力される差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの立ち上がりエッジと立ち下がりエッジとの双方で印刷データの転送を行う。 - 特許庁

When three continuous pulses of the clock signal CLK are inputted to the T-FF as they are, an output signal OUT of the T-FF 21 is a signal obtained by dividing the frequency of the clock signal CLK into two.例文帳に追加

クロック信号ＣＬＫの連続した３パルスがそのままＴ−ＦＦに入力されると、Ｔ−ＦＦ２１の出力信号ＯＵＴは、クロック信号ＣＬＫを２分周した信号となる。 - 特許庁

A custom IC 5 counts the number of clocks to be synchronized from a CLK signal which is acquired from a CPU 2 and determines the abnormality when the number is determined to be larger or smaller than the number of bits to be normally received.例文帳に追加

カスタムIC５は、CPU２から得るCLK信号から同期させるクロック数をカウントし、本来受信するビット数より多いと判断した場合、もしくは少ないと判断した場合には異常と判断した。 - 特許庁

The circuit 38 changes the cycle of a clock signal CLK deciding the correction processing speed of the part 24 in accordance with the load detected by the circuit 37 and outputs it.例文帳に追加

能力制御回路３８は、その負荷検出回路３７が検出した負荷に応じてエラー訂正処理回路部２４の訂正処理速度を決めるクロック信号CLKの周期を変更して出力する。 - 特許庁

A time-elapsed deterioration detection circuit 20 operates by the clock signal CLK propagated from the clock propagation driver 11 in operating the state among the clock propagation drivers 11 and 12, and detects own delay deterioration.例文帳に追加

経時劣化検出回路20は、クロック伝搬ドライバ11及び12の内で動作状態にある一方のクロック伝搬ドライバ11から伝搬されたクロック信号CLKにより動作して自分自身の遅延劣化を検出する。 - 特許庁

The circuit 70a accurately recognizes the value of every word from continuous signals CMP-S without a pause on the basis of 13.5 MHz data clock D-CLK supplied by a data clock output circuit 53.例文帳に追加

ＤＡ変換回路７０ａは、休止のない連続したコンポジット信号CMP-Sから、データクロック出力回路５３が供給する13.5MHzのデータクロックD-CLKにもとづいて、１ワードごとの値を正しく認識する。 - 特許庁

Also, CLK signals are outputted from respective corresponding CLK signal output terminals to the bi-directional register units after bi-directional register units specified by the RU number specifying data.例文帳に追加

また、ＲＵ番号指定データによって指定される双方向レジスタユニット以降の双方向レジスタユニットに対し、ＣＬＫ信号をそれぞれの対応するＣＬＫ信号出力端子から出力する。 - 特許庁

The states of the driving waveform data signal DATA1 corresponding to rising edges of respective clock pulses in a clock signal CLK are successively latched by a latch circuit 35A, and a first driving waveform signal FIRE01 is generated.例文帳に追加

クロック信号CLKにおける各クロックパルスの立ち上がりエッジに対応する駆動波形データ信号DATA1の各状態をラッチ回路３５Ａが順次ラッチして、第１の駆動波形信号FIRE01を生成する。 - 特許庁

The data on the reference control voltage indicating the phase difference between the pixel clock signals CLK 1 and CLK 2 when the writing positions of laser beams LB 1 and LB 2 coincide is stored in a non-volatile memory 310.例文帳に追加

不揮発メモリ３１０には、レーザービームＬＢ１，ＬＢ２の書込位置が一致する場合の画素クロック信号ＣＬＫ１，ＣＬＫ２の位相差を示す基準制御電圧のデータが格納される。 - 特許庁

In the suspension period of a USB transmission control part 12, the generating of the transmit clock CLK#1 is stopped and only an event monitor device 13 which monitors event generation on a port operates with the low-speed clock CLK#2.例文帳に追加

ＵＳＢ伝送制御部１２のサスペンド期間中は、伝送クロックＣＬＫ＃１の発生は停止され、ポート上のイベント発生を監視するイベント監視装置１３のみが、低速クロックＣＬＫ＃２によって動作する。 - 特許庁

A clock signal CLK outputted from the output terminal OUT1 of equipment 22 is inverted in phase by an inverting gate 23 and inputted to the first input terminal FST1 of equipment 22 and the equipment 21.例文帳に追加

遅延補間器２２の出力端子OUT1から出力されたクロック信号CLKは、反転ゲート２３により位相が反転されて遅延補間器２２の第１の入力端子FST1および遅延器２１に入力される。 - 特許庁

The switches 661-66N whose coefficient is set to +1 provide an output of the reference voltage Vref when the clock signal CLK is at an H level and provide an output of input voltages V1-VN when the clock signal CLK is at an L level.例文帳に追加

係数値が＋１に対応しているスイッチ６６_1 〜６６_N は、クロック信号ＣＬＫが”Ｈ”の間、基準電圧Ｖｒｅｆ側を出力し、”Ｌ”の間、入力電圧Ｖ_1 〜Ｖ_N を出力する。 - 特許庁

The camera 1 can switch between synchronous communication which communicates by using the camera side DOC terminal 16 and the camera side DOL terminal 17 based on a CLK signal output from the camera side CLK terminal 15 and asynchronous communication which communicates by using the camera side DOC terminal 16 and the camera side DOL terminal 17 without outputting the CLK signal from the camera side CLK terminal 15.例文帳に追加

前記カメラ１は、前記カメラ側ＣＬＫ端子１５から出力されるＣＬＫ信号に基づいて前記カメラ側ＤＯＣ端子１６及び前記カメラ側ＤＯＬ端子１７を使って通信する同期通信と、前記カメラ側ＣＬＫ端子１５からＣＬＫ信号を出力せずに前記カメラ側ＤＯＣ端子１６及び前記カメラ側ＤＯＬ端子１７を使って通信する非同期通信とを切替え可能である。 - 特許庁

The memory controller 16 supplies data and a command to the device 18 according to the clock CLK 2.例文帳に追加

メモリコントローラ１６は、クロックＣＬＫ２に従いＳＤＲでデータとコマンドを装置１８に供給する。 - 特許庁