「Shallow well」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The gate electrode 152 is formed via a gate insulating film 151 on a p-type shallow well region 123 and an n-type shallow well region 124.例文帳に追加

Ｐ型の浅いウェル領域１２３上およびＮ型の浅いウェル領域１２４上に、ゲート絶縁膜１５１を介してゲート電極１５２が形成されている。 - 特許庁

METHOD FOR FORMING SHALLOW WELL OF SEMICONDUCTOR ELEMENT USING LOW-ENERGY ION IMPLANTATION例文帳に追加

低エネルギーのイオン注入を利用した半導体素子のシャローウェル形成方法 - 特許庁

Idowaki (literally, 'well side'): refers to bowls similar to ido chawan but are large and shallow. 例文帳に追加

井戸脇-井戸茶碗に類するものの意で、見込みがひろく浅めな形（なり）をいう。 - Wikipedia日英京都関連文書対訳コーパス

On a semiconductor substrate 11, well regions 12, 14, and 16 as well as 13, 15, and 16 in three layers are formed, and shallow well regions 16 and 17 are provided with DTMOS 29 and 30 as well as substrate bias transistors 27 and 28.例文帳に追加

半導体基板１１上に３層のウェル領域１２，１４，１６；１３，１５，１６を形成し、浅いウエル領域１６，１７にＤＴＭＯＳ２９，３０と基板バイアストランジスタ２７，２８を設ける。 - 特許庁

The semiconductor storage device comprises an N-type deep well region 331 formed on a semiconductor substrate 351 and further a P-type shallow well region 332 formed on the well region 331.例文帳に追加

半導体基板３５１上にＮ型の深いウェル領域３３１、さらにその上にＰ型の浅いウェル領域３３２を形成する。 - 特許庁

A shallow trench isolation (STI) 12 is formed in an N-type well resistance element forming region of a silicon substrate 11.例文帳に追加

シリコン基板１１のＮウェル抵抗素子形成領域にＳＴＩ１２を形成する。 - 特許庁

To provide a DTMOS wherein a gate electrode and a shallow well region are surely electrically connected.例文帳に追加

ＤＴＭＯＳにおいて、ゲート電極と浅いウェル領域とを確実に電気的に接続すること。 - 特許庁

To provide a method for forming a shallow well of a semiconductor element using a low-energy ion implantation.例文帳に追加

低エネルギーイオン注入を利用した半導体素子のシャローウェル形成方法を提供する。 - 特許庁

On the other hand, because the P type shallow well region 212 is separated by the deep element isolation region 226 and the N type deep well region 227, a plurality of P type shallow well region 212 separating each other can be formed easily.例文帳に追加

一方、Ｐ型の浅いウェル領域２１２は、深い素子分離領域２２６とＮ型の深いウェル領域２２７とによって分離されるから、互いに独立したＰ型の浅いウェル領域２１２を容易に複数形成することができる。 - 特許庁

The deep well (50) is used to form a high voltage transistor, by itself, as well while the shallow well (44) is used to form a low voltage high-performance transistor by itself.例文帳に追加

深いウェル(50)はまた、それ自体で高電圧トランジスタを形成するため使用され、一方浅いウェル(44)は、それ自体で低電圧高性能トランジスタを形成するため使用される。 - 特許庁

By this oxidation, the depth of pn junction made between the P well 6 and the N-type region 6 becomes shallow.例文帳に追加

この酸化により、Ｐウェル５とＮ型領域６で形成されるｐｎ接合深さが浅くなる。 - 特許庁

The gate electrode 143 and the N-type shallow well 123 are electrically connected with each other.例文帳に追加

また、上記ゲート電極１４３及びＮ型の浅いウェル領域１２３は、電気的に接続されている。 - 特許庁

The impurity concentration of the shallow well areas 106 and 107 is made denser than that of the channel areas 108 and 108'.例文帳に追加

浅いウェル領域１０６，１０７の不純物濃度はチャネル領域１０８，１０８’のそれより濃い。 - 特許庁

In a process adopting the shallow trench isolation, small dummy patterns 2 are formed inside a p-well 3 and an n-well 4, and large dummy pattern patterns 1 are formed outside the p-well 3 and the n-well 4.例文帳に追加

シャロートレンチアイソレーションを採用するプロセスで、Ｐウェル３とＮウェル４の内側にはダミーパターン小２を形成し、Ｐウェル３とＮウェル４の外側には大きなダミーパターン大１を形成する。 - 特許庁

In the method for element separate formation, a high concentration region of a well is formed by self-alignment manner on the side surface of STI(shallow trench isolation).例文帳に追加

本発明に係る素子分離形成方法は、ＳＴＩ（Shallow Trench Isolation）側面に、ウェルの高濃度領域を自己整合的に形成する工程を有することを特徴とする。 - 特許庁

A channel region of a MOS transistor operating at the 0.5 V is electrically isolated by a trench and a deep well formed in a shallow well.例文帳に追加

そして、０.５Ｖで動作するＭＯＳトランジスタのチャネル領域は、シャローウェルに形成されてトレンチとディープウェルとで電気的に分離されている。 - 特許庁

Subsequently, a shallow N type well region 14 is formed on the deep N type well regions 12 thus fabricating a P type variable substrate bias transistor 25.例文帳に追加

Ｎ型の深いウェル領域１２の上に、Ｎ型の浅いウェル領域１４を形成して、Ｐ型の基板バイアス可変トランジスタ２５を形成する。 - 特許庁

On a semiconductor substrate, a first conductivity deep well region, a second conductivity shallow well region and an element separating region are formed.例文帳に追加

半導体基板上に第１導電型の深いウェル領域と、第２導電型の浅いウェル領域と、素子分離領域とを形成する。 - 特許庁

A deep P type well region 13 and a shallow P type well region 15 are formed on the deep N type well regions 12 thus fabricating an N type variable substrate bias transistor 16.例文帳に追加

Ｎ型の深いウェル領域１２の上に、Ｐ型の深いウェル領域１３とＰ型の浅いウェル領域１５を形成して、Ｎ型の基板バイアス可変トランジスタ２６を形成する。 - 特許庁

As a result, a plurality of field effect transistors 223 can share the P type shallow well region 212.例文帳に追加

したがって、複数の電界効果トランジスタ２２３は、Ｐ型の浅いウェル領域２１２を共通にすることができる。 - 特許庁

Also, the gate electrode 117 is connected to the shallow well areas 106 and 107 so that a DTMOS(dynamic threshold operating transistor) can be configured.例文帳に追加

さらに、ゲート電極１１７と浅いウェル領域１０６，１０７を接続してＤＴＭＯＳとしている。 - 特許庁

Furthermore, operating resistance of a pnp transistor is decreased by making shallow the diffusion depth L2 of the 2n well region.例文帳に追加

また、第２ｎウェル領域の拡散深さＬ２を浅くすることで、ｐｎｐトランジスタの動作抵抗を小さくする。 - 特許庁

The photoelectric conversion portions 24 include an N type layer 20 formed on the deep side of the P well layer 18 and an N type layer 22 formed on the shallow side of the P well layer 18.例文帳に追加

光電変換部２４は、Ｐウェル層１８の深い側に形成されたＮ型層２０と、浅い側に形成されたＮ型層２２とを含んでいる。 - 特許庁

Then, a high-concentration p-well region 32 having a concentration higher than that of the other portions of the p-well region 23 is formed on the shallow portion of the n^+ source region 24.例文帳に追加

そして、そのｎ^+ソース領域２４の浅い部分に、ｐウェル領域２３の他の部分よりも濃度が高い高濃度ｐウェル領域３２を形成する。 - 特許庁

A shallow P well 23 and a deep P well 24 are formed on the surface of a P type semiconductor substrate 1 while overlapping partially and these wells 23 and 24 are surrounded by an N well 21, a deep bottom N type well 2 and an interlinking N well 22.例文帳に追加

Ｐ型半導体基板１の表面に浅いＰウェル２３と深いＰウェル２４とが互いに部分的に重なるように形成され、これらのウェル２３、２４は、Ｎウェル２１、深いボトムＮ型ウェル２および繋ぎＮウェル２２によって取り囲まれている。 - 特許庁

In this arrangement, at least a part of shallow and much doped well (44) is provided in a deep and less doped well (50), with both wells formed in an epitaxial layer (43) of a substrate (42).例文帳に追加

この配置は、浅く多くドープしたウェル(44)の少なくとも一部が、深く少なくドープしたウェル(50)内に配置され、両方のウェルは基板(42)のエピタキシャル層(43)内に形成される。 - 特許庁

Further, since each recess 32 becomes shallow, the loss of a light quantity and the decline of the contrast due to the diffraction of light can be prevented as well.例文帳に追加

さらに、個々の凹み３２が浅くなるので光の回折による光量の損失やコントラストの低下も防止できる。 - 特許庁

To well ensure a grain straw-conveying posture, even when grain straws are short or even when an ear tip portion-threshing depth is shallow.例文帳に追加

穀稈が短稈である場合でも、また、穂先部の扱深さが浅扱きの場合でも、穀稈の搬送姿勢を良好に確保すること。 - 特許庁

The shallow recess type element isolation structure for isolating the bipolar transistor 12 consists of a first shallow element isolation recess 20a demarcating a collector well 22 which constitutes the collector of the bipolar transistor 12 and a second shallow element isolation recess 20b formed outside and away from the first element isolation recess 20a.例文帳に追加

バイポーラトランジスタを素子分離する浅溝型素子分離構造が、バイポーラトランジスタのコレクタを構成するコレクタ・ウエル２２の領域を区画する第１の浅溝の素子分離溝２０ａと、第１の素子分離溝の外側に離隔して設けられた第２の浅溝の素子分離溝２０ｂとを有する。 - 特許庁

On the semiconductor substrate 12, an STI(Shallow Trench Isolation) 50 is formed in a region in contact with an n-type well of the p-type channel MOSFET 20.例文帳に追加

半導体基板１２のうちのｐ型チャネルＭＯＳＦＥＴ２０のｎ型ウェルに接する領域には、ＳＴＩ５０が形成されている。 - 特許庁

A contact region 120 which is formed by removing a gate electrode 106 and a gate insulation film 105 is set on a second conductivity type shallow well 104.例文帳に追加

第２導電型の浅いウェル１０４上にゲート電極１０６及びゲート絶縁膜１０５を除去してなるコンタクト領域１２０が設定されている。 - 特許庁

A plurality of N-type shallow well areas 14 and 14 which is independent from each other can be easily formed so that the N-type shallow well areas 14 and 14 in the both sides of isolation areas are separated by a P-type bottom separation area 18 formed in the vicinity of the bottom of a portion of the isolation area.例文帳に追加

一部の素子分離領域１６の底部近傍に形成したＰ型の底部分離領域１８によって、素子分離領域１６の両側のＮ型の浅いウェル領域１４，１４が分離されるから、互いに独立したＮ型の浅いウェル領域１４，１４を容易に複数形成することができる。 - 特許庁

By the use of the method, the wafer surface which does not form amorphous layers can be activated effectively, as well as a low-resistance shallow junction with few defects is thereby formed.例文帳に追加

この手法により、アモルファス層を形成していないウェハ表面を効果的に活性化できるため、欠陥が少なく、かつ浅く低抵抗な接合が形成できる。 - 特許庁

Then the channel region is overlaid with a gate insulation film and a gate electrode, and the gate electrode is electrically connected to the second conductivity shallow well region.例文帳に追加

そして、上記チャネル領域上にゲート絶縁膜、ゲート電極を形成し、上記ゲート電極と上記第２導電型の浅いウェル領域を電気的に接続する。 - 特許庁

In the p-type shallow well region 123, a p-type layer 127 having small impurity concentration and a p-type layer 125 having dense impurity concentration are formed successively from the surface side.例文帳に追加

Ｐ型の浅いウェル領域１２３内には、表面側から順に、Ｐ型の不純物濃度の薄い層１２７と、Ｐ型の不純物濃度の濃い層１２５とが形成されている。 - 特許庁

Another portion of the isolation area 16 having no P-type bottom separation area 18 in the vicinity of the bottom does not part the N-type shallow well areas 14 of both sides.例文帳に追加

一方、Ｐ型の底部分離領域１８を底部近傍にもたない他の一部の素子分離領域１６は、両側のＮ型の浅いウェル領域１４を分断していない。 - 特許庁

The first conduction type region 111, the second conduction type shallow well region 104 are electrically connected via the second conduction type region 112 and the high melting point silicide film 113.例文帳に追加

第１導電型領域１１１と第２導電型の浅いウェル領域１０４とを、第２導電型領域１１２及び高融点シリサイド膜１１３を介して電気的に接続する。 - 特許庁

The dispersion of the threshold voltage in the depression-type lateral MOSFET decreases by that the depth of the pn junction becomes shallow and besides the concentration of the impurities at the surface of the P well becomes low.例文帳に追加

ｐｎ接合深さが浅くなり、かつＰウェル５の表面の不純物濃度が低くなることで、デプレッション型ラテラルＭＯＳＦＥＴにおけるしきい値電圧のばらつきが減少する。 - 特許庁

The gate electrode 106 and the shallow well 104 are electrically connected by means of a high melting point silicide film 112 via the high concentration diffusion layer 111 of the contact region 120.例文帳に追加

、ゲート電極１０６と浅いウェル１０４とが、コンタクト領域１２０の高濃度拡散層１１１を介して高融点シリサイド膜１１２により電気的に接続されている。 - 特許庁

In the n-type shallow well region 124, an n-type layer 128 having small impurity concentration, and an n-type layer 126 having large impurity concentration are formed successively from the surface side.例文帳に追加

Ｎ型の浅いウェル領域１２４内には、表面側から順に、Ｎ型の不純物濃度の薄い層１２８と、Ｎ型の不純物濃度の濃い層１２６とが形成されている。 - 特許庁

An N+ diffused layer 15, an N well 14, and a deep N-well 15 are formed in a position deeper than a shallow trench isolation region as an emitter diffused layer so that the discharge current of a bipolar transistor of a static protective element flows mainly vertically to the substrate surface.例文帳に追加

静電保護素子のバイポーラトランジスタの放電電流が主に基板表面に対して縦方向となるように、シャロートレンチ分離体１６よりも深い位置に、エミッタ拡散層として、Ｎ^+拡散層１５、Ｎウエル１４及び深いＮウエル１１を形成する。 - 特許庁

A first conductivity dopant is injected and implanted into the recess 117 adjacent to the source region 106, by which a shallow emitter region 114 is formed in a well region 105 under the recess 117.例文帳に追加

第一導電型ドーパントを、ソース領域の凹部１１７に注入し且つ打ち込むことにより、ソース領域の凹部１１７の下に位置するウェル領域１０５に浅いエミッタ領域１１４を形成する。 - 特許庁

In a contact region 120 which connects the gate electrode 106 and a shallow well region 104, a contact conductor 115 is so formed as to be stretched over the gate electrode 106 and the contact region 120.例文帳に追加

ゲート電極１０６と浅いウェル領域１０４とを接続するコンタクト領域１２０においては、ゲート電極１０６とコンタクト領域１２０にまたがるようにコンタクト導電体１１５を形成する。 - 特許庁

Thereby, even when the grain straws are short or even when the threshing depths of the ear tip portions are shallow, the grain straw-conveying posture can well be ensured, and the grain straws can surely be delivered to a feed chain.例文帳に追加

従って、穀稈が短稈である場合でも、また、穂先部の扱深さが浅扱きの場合でも、穀稈の搬送姿勢を良好に確保することができて、フィードチェンに穀稈を確実に受け継ぐことができる。 - 特許庁

A shallow trench separating area 12 is extended over the wells 13 and 14 and has an opening forming to expose a prescribed surface area in the well 13, and the resistor area 11 is formed in the area of the well 13 demarcated by the opening.例文帳に追加

シャロウ・トレンチ分離領域１２は、Ｐウエル１３およびＮウエル１４上に延び且つＰウエル１３内の所定の表面領域を露出させるように形成された開口を有し、抵抗器領域１１は、この開口によって画定されるＰウエル１３の領域に形成される。 - 特許庁