「address decoder」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

INSPECTION CIRCUIT OF ADDRESS DECODER AND INSPECTION METHOD OF ADDRESS DECODER例文帳に追加

アドレスデコーダの検査回路及びアドレスデコーダの検査方法 - 特許庁

ADDRESS DECODER AND ITS INSPECTION APPARATUS例文帳に追加

アドレスデコーダおよびその検査装置 - 特許庁

PROGRAM CIRCUIT AND REDUNDANT ADDRESS DECODER例文帳に追加

プログラム回路および冗長アドレスデコーダ - 特許庁

A decoder 3 decodes address signal A0-An.例文帳に追加

デコーダ３はアドレス信号A0〜Anを解読する。 - 特許庁

SIGNAL LINE DRIVING DEVICE, ADDRESS DECODER AND MEMORY例文帳に追加

信号線駆動装置、アドレスデコーダ及びメモリ - 特許庁

ADDRESS DECODER CHECK CIRCUIT AND ITS CHECK METHOD例文帳に追加

アドレスデコーダの検査回路、及びその検査方法 - 特許庁

A column decoder (10) selects eight bit lines per address.例文帳に追加

カラムデコーダ(10)は一アドレス当たりビット線を8本選択する。 - 特許庁

The column decoder (10) selects four bit lines per address.例文帳に追加

カラムデコーダ(10)は一アドレス当たりビット線を4本選択する。 - 特許庁

An address signal from the outside is supplied to the row decoder 12 and the column decoder 13 through an address buffer 18.例文帳に追加

また、外部からのアドレス信号がアドレスバッファ１８を通じてローデコーダ１２、カラムデコーダ１３に供給される。 - 特許庁

When an address decoder 3 is activated, a word line WL corresponding to a value of an address signal held in the address decoder 3 is activated.例文帳に追加

アドレスデコーダ３が活性化したときにアドレスデコーダ３に保持されたアドレス信号の値に対応するワード線ＷＬが活性化される。 - 特許庁

ADDRESS DECODER, STORAGE DEVICE, PROCESSOR, AND ADDRESS DECODING METHOD FOR THE STORAGE DEVICE例文帳に追加

アドレスデコーダ，記憶装置，処理装置及び記憶装置におけるアドレスデコード方法 - 特許庁

RANGE SELECTABLE ADDRESS DECODER AND HIGH SPEED GRAPHIC PROCESSING FRAME MEMORY DEVICE USING THE DECODER例文帳に追加

範囲選択可能なアドレスデコーダと、これを用いる高速グラフィック処理用フレームメモリー装置 - 特許庁

An address decoder 5 decodes an address signal Add and outputs a decoding signal DEC.例文帳に追加

アドレスデコーダ５は、アドレス信号Ａｄｄをデコードしてデコード信号ＤＥＣを出力する。 - 特許庁

An address decoder 13 decodes the address signals Add and outputs a decoded signal DEC.例文帳に追加

アドレスデコーダ１３は、アドレス信号Ａｄｄをデコードしてデコード信号ＤＥＣを出力する。 - 特許庁

An address decoder 111 monitors the data of the data bus 31, and detects a signal to own address.例文帳に追加

アドレスデコーダ１１１は、データバス３１のデータを監視し、自分宛の信号を検出する。 - 特許庁

An address decoder 151 decodes a readout address and instructs the barrel shifter 155 to makes a shift corresponding to the address.例文帳に追加

アドレスデコーダ１５１は、読み出しアドレスを解読し、アドレスに応じたシフトを行うようにバレルシフタ１５５に指示する。 - 特許庁

The second decoder activates bit lines on the basis of the second address.例文帳に追加

第２デコーダは、第２アドレスに基づいてビット線を活性化する。 - 特許庁

LOGIC CIRCUIT, ADDRESS DECODER CIRCUIT, ELECTROOPTICAL DEVICE, AND ELECTRONIC EQUIPMENT例文帳に追加

論理回路、アドレスデコーダ回路、電気光学装置及び電子機器 - 特許庁

A decoder dividing part 13 divides the decoder and a register for storing a signal converted by this decoder on the basis of the address table made by the address table making part 12.例文帳に追加

デコーダ分割部１３は、アドレス表作成部１２により作成されたアドレス表に基づき、デコーダとこのデコーダにより変換された信号を記憶するレジスタとを分割する。 - 特許庁

A control signal converting part 56 is provided between an address decoder 50 and a bus switch 54 and an nCE-nCS switching circuit 57 is provided inside the address decoder 50.例文帳に追加

アドレスデコーダ50とバススイッチ54との間に制御信号変換部56を設け、アドレスデコーダ50内にｎＣＥ−ｎＣＳ切替回路57を備える。 - 特許庁

An internal row address signal (refresh-address signal) is generated by a refresh-address counter 17, and inputted to a row decoder 12.例文帳に追加

内部ロウアドレス信号（リフレッシュアドレス信号）は、リフレッシュアドレスカウンタ１７により生成され、ロウデコーダ１２に入力される。 - 特許庁

An address signal 20 is decoded to generate an access signal 22 and an access signal 24 in an address decoder 10.例文帳に追加

アドレスデコーダ10では、アドレス信号20をデコードしてアクセス信号22とアクセス信号24を生成する。 - 特許庁

SEMICONDUCTOR MEMORY DEVICE USING COMMON ADDRESS BUS LINE BETWEEN PLURAL ADDRESS BUFFERS AND COLUMN PRE- DECODER例文帳に追加

複数のアドレスバッファとカラムプリデコ—ダとの間で共通アドレスバスラインを利用する半導体メモリ素子 - 特許庁

A decoder 122 generates an address from the 9th bit A8 - the 15th bit A14 of the address bus 140.例文帳に追加

デコーダ１２２は、アドレスバス１４０の第９ビットＡ8 〜第１５ビットＡ14から、アドレスを生成する。 - 特許庁

The address signal DADU for data transfer is decoded by an address decoder 12 for CS so as to make it correspond to the chip selection CS2, and inputted to an address decoder 2.例文帳に追加

データ転送用アドレス信号ＤＡＤＵは、チップ選択信号ＣＳ２に対応させるためにＣＳ用アドレスデコーダ１２によりデコードされ、アドレスデコーダ２へ入力される。 - 特許庁

A decoding apparatus calculates an address latch control signal and an internal address under control by an output signal from an address latch section, and prevents delay between an address received by the decoder and a decoder control signal by enabling the decoder responding to a generated decoder control signal.例文帳に追加

デコーディング装置は、アドレスラッチ部からの出力信号による制御下で、アドレスラッチ制御信号と内部アドレスとを演算し、発生したデコーダ制御信号に応答してデコーダをイネーブルさせることにより、デコーダが受信するアドレスとデコーダ制御信号間の遅延を防止することができる装置である。 - 特許庁

A decoder 104 receives the parallel data and outputs the address signal.例文帳に追加

デコーダ１０４は、パラレルデータを入力してアドレス信号を出力する。 - 特許庁

An address output command circuit 7 makes a signal SR to be 'H' at the time of finish of input of a row address (NCK=4), an address buffer 4 outputs a row address to a row decoder 8.例文帳に追加

アドレス出力指令回路７はロウアドレスの入力完了時（ＮCK＝４）に信号ＳR をＨとし、アドレスバッファ４はロウデコーダ８にロウアドレスを出力する。 - 特許庁

A first row address decoder activates one of a plurality of first decoding signals corresponding to a first row address.例文帳に追加

第１ロウアドレスデコーダは、第１ロウアドレスに応じて複数の第１デコード信号のいずれかを活性化する。 - 特許庁

An address decoder 301 of the register generating part 300 designates a register 302 based on the address signal A.例文帳に追加

レジスタ生成部３００のアドレスデコーダ３０１はアドレス信号Ａに基づきレジスタ３０２を指定する。 - 特許庁

A redundancy address judgment circuit 211 outputs a signal SPHIT for selecting a decoder 204R when a redundancy address is detected.例文帳に追加

リダンダンシアドレス判定回路211は、リダンダンシアドレスを検出すると、デコーダ204Rを選択する信号SPHITを出力する。 - 特許庁

A decoder 13 decodes an address and generates burst length of the VW method.例文帳に追加

デコーダ１３は、アドレスをデコードしてＶＷ法のバーストレングスを生成する。 - 特許庁

ADDRESS CIRCUIT FOR SEMICONDUCTOR MEMORY, X DECODER, AND SEMICONDUCTOR MEMORY例文帳に追加

半導体記憶装置用アドレス回路及びＸデコーダと半導体記憶装置 - 特許庁

The voltage boosting method reduces the silicon region of an address/decoder, the degree of complexity of a decoder circuit is reduced, an address/decode/set-up time is reduced and no need is required to provide an excess voltage supply source for the address/decoder.例文帳に追加

この電圧昇圧方法は、アドレス・デコーダのシリコン領域を節減し、デコーダ回路の複雑度を低減し、アドレス・デコード・セットアップ時間を縮小し、アドレス・デコーダのために余分の電圧供給源を設けることを不必要にする。 - 特許庁

The address decoder 128 also determines a physical destination node address of the request based on a logical node address stored in the request.例文帳に追加

アドレスデコーダ１２８はまた、該要求内に格納された論理ノードアドレスに基づいて該要求の物理宛先ノードアドレスをも決定する。 - 特許庁

An address decoder 12, a sense amplifier 13, a write-amplifier 14, and a command decoder 15 are arranged at the periphery of a memory cell array 11.例文帳に追加

メモリセルアレイ１１の周辺にアドレスデコーダ１２、センスアンプ１３、ライトアンプ１４及びコマンドデコーダ１５が配置される。 - 特許庁

This circuit is provided with a DRAM core circuit 10 using an address signal multiplexing system, an address decoder 11 of a row system, an address decoder 12 of a column system, and control circuit s NA1-NA4, 15 allotting selectively one part of an input address signal to one part of an address signal of a row system or one part of an address signal of a column system.例文帳に追加

アドレス信号多重化方式を用いたDRAMコア回路10と、ロウ系のアドレスデコーダ11と、カラム系のアドレスデコーダ12と、アドレス信号入力の一部をロウ系のアドレス信号の一部またはカラム系のアドレス信号の一部に選択的に割り当てる制御回路NA1 〜NA4 、15とを具備する。 - 特許庁

A burst address for test outputted from the burst address generating circuit 7 for test is supplied to a column decoder 10.例文帳に追加

試験用バーストアドレス発生回路７から出力された試験用バーストアドレスは、カラムデコーダ１０へ供給される。 - 特許庁

To provide a semiconductor memory device including a high-speed address decoder and a method for decoding an address at a high speed.例文帳に追加

高速アドレスデコーダを備える半導体メモリ装置及び高速アドレスデコーディング方法を提供することにある。 - 特許庁

An address decoder 8 indicates the address for saving and reloading the contents of the 1st or 2nd nonvolatile memory.例文帳に追加

アドレスデコーダ８は、前記第１又は第２の不揮発メモリの内容を退避又は復元する際のアドレスを示す。 - 特許庁

Dummy bit lines are arranged on the opposite side of an address decoder across a data storage section.例文帳に追加

データ記憶部を挟んでアドレスデコーダの反対側にダミービット線を設置する。 - 特許庁

An external sector address is inputted to a sector address conversion circuit 40 as shown in (A) and converted by the sector address conversion circuit 40 into a sector address as an internal address and a memory cell array is accessed through an address decoder circuit 41.例文帳に追加

（Ａ）に示すように、外部からのセクタアドレスをセクタアドレス変換回路４０に入力し、セクタアドレス変換回路４０で、内部アドレスのセクタアドレスに変換して、アドレスデコーダ回路４１を介して、メモリセルアレイにアクセスする。 - 特許庁

After that, the address output command circuit 7 makes a signal SC to be 'H' at the time of finish of input of a column address (NCK=8), an address buffer 4 outputs a column address to a column decoder 9.例文帳に追加

その後、アドレス出力指令回路７はカラムアドレスの入力完了時（ＮCK＝８）に信号ＳC をＨとし、アドレスバッファ４はカラムデコーダ９にカラムアドレスを出力する。 - 特許庁

Then, after latching of a first access address, a Disable signal is outputted to a Y address buffer 25 and a X address buffer 29, a Y decoder 27 and a X decoder 31 from the CUI 41.例文帳に追加

すると、第１番目のアクセスアドレスをラッチした後、上記ＣＵＩ４１から、Ｙアドレス・バッファ２５とＸアドレス・バッファ２９およびＹデコーダ２７とＸデコーダ３１にＤｉｓａｂｌｅ信号が出力される。 - 特許庁

To that end, in addition to an LPP (land pre-pit) decoder 14 and an ATIP (absolute time in pre-groove) decoder 24 used for the recording to the DVD, an address converter 55 for converting an ATIP address to an LPP address is provided as well.例文帳に追加

そのために、ＤＶＤへの記録に用いるＬＰＰ（Land Pre-Pit）デコーダ１４およびＡＴＩＰ（Absolute Time In Pre-groove ）デコーダ２４に加え、ＡＴＩＰアドレスをＬＰＰアドレスに変換するアドレスコンバータ５５も備えている。 - 特許庁