「address decoder」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

When the CPU performs access to the first - fourth work buffers 141-144, an address decoder operates address conversion based on a value R151 of the work register 151.例文帳に追加

ＣＰＵが第１乃至第４ワークバッファ１４１〜１４４へアクセスする場合、アドレスデコーダがワークレジスタ１５１の値Ｒ１５１に基づいてアドレス変換を行う。 - 特許庁

For avoiding additional memory accesses caused by moving data already contained in the memory into a decoder address range, the apparatus has an address translator.例文帳に追加

デコーダアドレス範囲の中でメモリにすでに含まれているデータを動かすことによって生じる追加的なメモリアクセスを避けるため、装置はアドレス変換器を持っている。 - 特許庁

A decoder 48 transmits the select signal to the extended input circuit corresponding to address data transmitted from the main CPU 41 through an address bus 47.例文帳に追加

デコーダ４８は、メインＣＰＵ４１からアドレスバス４７を通して送られてくるアドレスデータに対応する拡張入力回路に対しセレクト信号を送る。 - 特許庁

A decoder circuit 2 generates an internal address signal of a SRAM chip SM based on inputted plural address signals when a signal CEB inputted from a terminal is a 'L' level.例文帳に追加

デコーダ回路2は、端子から入力される信号CEBが「L」レベルのとき、入力される複数のアドレス信号に基づき、SRAMチップSMの内部アドレス信号を生成する。 - 特許庁

The decoder circuit 13a inputs an address signal ADn and properly selects any one of the scanning lines on the basis of the address signal ADn.例文帳に追加

デコーダ回路１３ａはアドレス信号ＡＤｎを入力し、アドレス信号ＡＤｎに基づいて各走査線のいずれか一つを適宜に選択する。 - 特許庁

Then the IC2 bus address decoder 4 transmits the real address to the I2C bus 18 and then the master device 4 and the slave device 10 transmit/receive data.例文帳に追加

そして、Ｉ２Ｃバスアドレスデコーダ４は、Ｉ２Ｃバス１８に対して実アドレスを送信し、その後、マスタデバイス４とスレーブデバイス１０との間でデータの送受信を行う。 - 特許庁

When the detection part 11 detects the exceptional processing, an exceptional processing receiving part 21 informs a 2nd address generation part 22 of the generation of the exceptional processing and the 2nd address generation part 22 enters the address from the AROMBUS 1 and outputs the address to an address decoder 23.例文帳に追加

例外処理検出部１１が例外処理を検出した場合、例外処理受信部２１は第２のアドレス発生部２２に例外処理の発生を通知し、第２のアドレス発生部２２はＡＲＯＭＢＵＳ１上のアドレスを取り込んでアドレスデコーダ２３に出力する。 - 特許庁

To obtain an activation time having an approximately same length with respect to a first selection line of first and second groups by providing the situation in which first and second address paths have first and second lines and first and second decoder circuits, the first decoder circuit decodes a supplied address faster than the second decoder circuit and the first line has a longer signal progressing time than the second line.例文帳に追加

列アドレスがアドレス端子に供給された際、第１及び第２のデコーダ回路の種々異なるデコーディング時間にも拘わらず、第１及び第２の群の第１の選択線に対するほぼ同じ長さの活性化時間を達成可能である集積メモリを提供すること。 - 特許庁

Therefore, decoding an erroneous address signal caused by a noise or the like by a decoder is prevented, and malfunction is prevented.例文帳に追加

このため、ノイズ等による誤ったアドレス信号を、デコーダがデコードすることが防止され、誤動作が防止される。 - 特許庁

Address allotment of a X decoder (mat row selecting line) pf a DRAM 10 having a plurality of blocks are made different for each block.例文帳に追加

複数のブロックを有するＤＲＡＭ１０のＸデコーダー（マット行選択線）のアドレス割付をブロック毎に違える。 - 特許庁

When the instruction is the output instruction, the instruction decoder 9 sets predetermined output data in a predetermined address of an output register 5.例文帳に追加

また、出力命令の場合、指定される出力レジスタ５のアドレスに、指定される出力データを設定する。 - 特許庁

For example, when a surplus address is inputted to a memory cell array 11, it is detected by a decoder 22 for test.例文帳に追加

たとえば、メモリセルアレイ１１の余剰なアドレスが入力されると、それをテスト用デコーダ２２で検出する。 - 特許庁

The upper bits of the address selected by the multiplexer 32 are decoded by a decoder 31, and a chip selection signal is generated.例文帳に追加

マルチプレクサ３２で選択されたアドレスの上位ビットをデコーダ３１でデコードしてチップ選択信号を生成する。 - 特許庁

The group of the address control signals from the former stage row decoder are signals of a not-increased power source potential VDD system.例文帳に追加

前段のロウデコーダからのアドレス制御信号群は、昇圧されていない電源電位VDD系の信号である。 - 特許庁

The encoder and the decoder can utilize technology in various combination for reducing switching operations in an address bus.例文帳に追加

エンコーダ及びデコーダは、アドレスバスにおけるスイッチング動作を減らすために様々な組み合わせの技術を利用し得る。 - 特許庁

An address decoder includes input terminals for inputting address data of a prescribed number of bits and output terminals in the number smaller than the total number obtained by decoding the whole bit patterns of the address data of the prescribed number of bits.例文帳に追加

アドレスデコーダには所定ビット数のアドレスデータを入力する入力端子と、同アドレスデータの全てのビットパターンをデコードして得られる総数よりも少ない本数の出力端子を設ける。 - 特許庁

A scramble circuit 27 is provided between an address buffer 25, a row decoder 21 and a column decoder 23, scrambling is executed with the scramble circuit 27 to the address signal supplied from an external circuit and only one memory cell 19 is selected from the memory cell array 17 depending on the scrambled address signal.例文帳に追加

アドレスバッファ２５と行デコーダ２１及び列デコーダ２３との間にスクランブル回路２７を設け、スクランブル回路２７によって外部から供給されるアドレス信号にスクランブル処理を施し、そのスクランブル処理されたアドレス信号に従って、メモリセルアレイ１７の中から一つのメモリセル１９を選択する。 - 特許庁

The microcomputer having a ROM 10 with stored program data is provided with an address decoder 20 decoding address data from a program counter 30 and outputting a signal for selecting the address of the ROM 10, and an address setting means which compulsorily sets output data of the address decoder 20 to a specified address based on a signal from CPU 40, which shows that the microcomputer becomes a standby state.例文帳に追加

プログラムデータが格納されたＲＯＭ１０を有するマイクロコンピュータにおいて、プログラムカウンタ３０からのアドレスデータを解読して、ＲＯＭ１０のアドレスを選択するための信号を出力するアドレスデコーダ２０と、マイクロコンピュータがスタンバイ状態に入ったことを示すＣＰＵ４０からの信号に基づいて、アドレスデコーダ２０の出力データを強制的に特定アドレスに設定するアドレス設定手段とを設けた。 - 特許庁

A column-based defect relief circuit 1 is separated into fuse/ readout circuits 2 which read out a defect address from a blown fuse and into address comparison circuits 3, in which the read-out defect address is compared with an address to be outputted from an address counter so as to activate a decoder when both addresses agree.例文帳に追加

カラム系欠陥救済回路１を、切断されたヒューズから欠陥アドレスを読み出すヒューズ／読み取り回路２と、読み出された欠陥アドレスとアドレスカウンタから出力されるアドレスとの比較を行い、一致するとデコーダを活性化させるアドレス比較回路３とに分離する。 - 特許庁

An ADDRESS signal is inputted to a row decoder 3 and a column decoder 4, the signal is outputted to word lines WL0, WL1, WL2 by the row decoder 3, further, the signal is inputted to a transistor 1-0, memory cells 1-1, 1-2.例文帳に追加

ＡＤＤＲＥＳＳ信号がロウデコーダ３及びカラムデコーダ４に入力され、ロウデコーダ３により、信号がワード線ＷＬ０，ＷＬ１，ＷＬ２へ出力され、さらにトランジスタ１−０，メモリセル１−１，１−２に入力されている。 - 特許庁

A row address decoder 26 of a semiconductor memory device 10 generates internal row address signals RAD<0:11>, /RAD<0:11> in which the most significant bit and the least significant bit of row address signals RA<0:11>, /RA<0:11> corresponding respectively to address signals A0-A11 are replaced each other.例文帳に追加

半導体記憶装置１０の行アドレスデコーダ２６によって、アドレス信号Ａ０〜Ａ１１にそれぞれ対応する行アドレス信号ＲＡ＜０：１１＞，／ＲＡ＜０：１１＞の最上位ビットと最下位ビットとが入替えられた内部行アドレス信号ＲＡＤ＜０：１１＞，／ＲＡＤ＜０：１１＞が生成される。 - 特許庁

A row decoder 18 receiving a row address pre-decode signal and generating a row address decode signal is connected to a word line driver 15 driving a plurality of word lines WL.例文帳に追加

複数のワード線ＷＬを駆動するワード線ドライバ１５には、ロウアドレスプリデコード信号を受け、ロウアドレスデコード信号を生成するロウデコーダ１８が接続されている。 - 特許庁

A row decoder 18 receiving a row address pre-decoding signal and generating a row address decoding signal is connected to a word line driver 15 driving plural word lines WL.例文帳に追加

複数のワード線ＷＬを駆動するワード線ドライバ１５には、ロウアドレスプリデコード信号を受け、ロウアドレスデコード信号を生成するロウデコーダ１８が接続されている。 - 特許庁

A local address signal converted by a PCI bridge 11 is inputted to an address decoder 12 and some bits of the signal are used as control data by an output register 13.例文帳に追加

ＰＣＩブリッジ１１により変換されたローカルアドレス信号をアドレスデコーダ１２に入力すると共に出力レジスタ１３にもその一部のビットを制御データとして利用する。 - 特許庁

A row decoder 18 for receiving a row address pre-decode signal, and for generating a row address decode signal is connected with a word line driver 15 for driving plural word lines WL.例文帳に追加

複数のワード線ＷＬを駆動するワード線ドライバ１５には、ロウアドレスプリデコード信号を受け、ロウアドレスデコード信号を生成するロウデコーダ１８が接続されている。 - 特許庁

A fetched column address is decoded by a column decoder 3 controlled with the column control signals CSCK and CSLCLK through an address counter 9 to activate a column select line CSL.例文帳に追加

取り込まれたカラムアドレスは、アドレスカウンタ９を介し、カラム制御信号ＣＳＣＫ，ＣＳＬＣＬＫにより制御されるカラムデコーダ３によりデコードされて、カラム選択線ＣＳＬを活性化する。 - 特許庁

The command code is sent from a communication host 8 of a outer device 2 and converted the information stored in the memory elements 6 to address data by the decoder 7 to directly indicate an address of the memory elements 6.例文帳に追加

外部装置２の通信ホスト８から発信される命令コードがデコーダ７によりメモリ素子６をアドレスデータに変換されてメモリ素子６を直接アドレス指定する。 - 特許庁

The instruction decoder identifies a preload operation if a memory address associated with the preload instruction matches a null value and suppresses the preload operation if the memory address matches the null value.例文帳に追加

命令デコーダは、プレロード命令に関連するメモリアドレスが、ヌル値と一致する場合、プレロード操作を識別し、メモリアドレスがヌル値と一致する場合、プレロード操作を抑制する。 - 特許庁

When a specific address is inputted, a row decoder 2 is configured so that the plural blocks BLK0, BLK8, BLK17 overlapping the specific address allocated thereto are selected at the same time.例文帳に追加

ロウデコーダ２は、特定アドレスが入力されたときに、その特定アドレスが重複して割り付けられた複数のブロックＢＬＫ０，ＢＬＫ８，ＢＬＫ１７が同時に選択されるように構成されている。 - 特許庁

A decoder circuit 1 generates an internal address signal of a FLASH memory chip FM based on inputted plural address signals when a signal CEB inputted from a terminal is a 'L' level.例文帳に追加

デコーダ回路1は、端子から入力される信号CEBが「L」レベルのとき、入力される複数のアドレス信号に基づき、FLASHメモリチップFMの内部アドレス信号を生成する。 - 特許庁

An output of a ΔΣ type A/D converter 201 is formed into address bit sequence by an address decoder, so that multiplication in a digital filter 206 is performed by a conversion table 212.例文帳に追加

△Σ型Ａ／Ｄ変換器２０１の出力をアドレスデコーダ２０５でアドレスビット列に形成し、ディジタルフィルタ２０６での乗算を変換テーブル２１２で行うようにした。 - 特許庁

A synchronization detection circuit 12 and an address decoder 9 detect and demodulate the address signal recorded on the optical disk 1 in synchronization with the wobble signal with the recording clock signal.例文帳に追加

動機検出回路１２、アドレスデコーダ９は、ウォブル信号に同期して光ディスク１に記録されたアドレス信号を記録用クロック信号で検出及び復調する。 - 特許庁

A post-write buffer 12 is composed of an address buffer 27, a data buffer 29, first and second clock timing signals, an address decoder 24 and a write enable circuit 31.例文帳に追加

後置書込みバッファ１２は、アドレス・バッファ２７，データ・バッファ２９，第１のクロック・タイミング信号，第２のクロック・タイミング信号，アドレス・デコーダ２４，書込みイネーブル回路３１で構成される。 - 特許庁

The bus slave 20a is provided with a selector 23 for supplying a stop address SAD to an address decoder 27 according to the access invalid signal AI from the access invalid signal AI.例文帳に追加

バススレーブ２０ａは、アクセス無効信号ＡＩからのアクセス無効信号ＡＩに応じて停止アドレスＳＡＤをアドレスデコーダ２７に供給するセレクタ２３を備える。 - 特許庁

A column pre-decoder circuit 320 inputs combination of column address signals inputted from the address counter circuit 310 and outputs signal groups for selecting a bit line.例文帳に追加

列プリデコーダ回路３２０は、アドレスカウンタ回路３１０から入力する列アドレス信号の組み合わせを入力して、ビット線を選択するための信号群を出力する。 - 特許庁

A transistor 35 is connected to a decoding circuit 29 to which a block address signal is supplied in each block decoder 12.例文帳に追加

各ブロックデコーダ１２は、ブロックアドレス信号が供給されるデコード回路２９と直列にトランジスタ３５が接続されている。 - 特許庁

A driver 1 activated by a X decoder decoding a row address drives simultaneously four word lines 21-24.例文帳に追加

ロウアドレスをデコードするＸデコーダによって活性化されるドライバ１は、４本のワード線２_1 〜２_4 を同時に駆動している。 - 特許庁

After that, after the activation of a control signal, a new address signal is prohibited to receive, at the same time, the decoder is activated.例文帳に追加

この後、制御信号の活性化後に、新たなアドレス信号の受け付けが禁止され、同時にデコーダが活性化される。 - 特許庁

A head decoder 2 decodes a header of a received fragment packet and transmits an originating station address to a calculation value storage part 3.例文帳に追加

ヘッダデコード部２は、受信したフラグメントパケットのヘッダを復号化し、発信局アドレスを計算値記憶部３に送出する。 - 特許庁

The first decoder 20 constantly decodes an address signal ADD to generate first decode signals XPA to XPC.例文帳に追加

第１デコーダ２０は、定常的にアドレス信号ＡＤＤをデコードし第１デコード信号ＸＰＡ〜ＸＰＣを生成する。 - 特許庁

The SRAM includes: a memory cell 1; a column address decoder 14; a precharge control circuit 15; and a precharge circuit 121.例文帳に追加

本発明によるＳＲＡＭは、メモリセル１、列アドレスデコーダ１４、プリチャージ制御回路１５、プリチャージ回路１２１を具備する。 - 特許庁

The coupling circuit 2 comprises a register circuit, an address decoder circuit, and a user interface circuit or the internal equipment control circuit.例文帳に追加

結合回路２は、レジスタ回路と、アドレスデコード回路と、ユーザインタフェース回路又は内部機器制御回路とから構成される。 - 特許庁

Addresses of each memory cell MC constituting a memory cell array are selected by decoding the address signal by a decoder.例文帳に追加

このアドレス信号をデコーダでデコードすることにより、メモリセルアレイを構成する各メモリセルＭＣのアドレスが選択される。 - 特許庁

When an address is inputted, a row and a column of a corresponding cell is selected by a column decoder 22 and a row decoder 23, and a column of the cell selected by a pre-charge transistor 24 is charged.例文帳に追加

アドレスが入力されると、列デコーダ２２と行デコーダ２３とによって、該当するセルの行と列が選択され、プリチャージトランジスタ２４により選択されたセルの列が充電される。 - 特許庁

The SRAM cell 99 is divided by a distributed global decoder 71 arranged at the center into groups 80-87 of a cell of the SRAM array, and the distributed global decoder 71 specifies an address of the individual memory cell 13 of the SRAM array 99.例文帳に追加

SRAMセル(99)は、中心に配置された分散型グローバルデコーダ(71)でSRAMアレイのセルのグループ(80-87)に分割され、分散型グローバルデコーダ(71)はSRAMアレイ(99)の個々のメモリセル(13)をアドレス指定する。 - 特許庁