「address decoder」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

When integration of the integration section is completed, a resister 53 supplies the values stored in the accumulator 62 to an address ECC decoder circuit 24.例文帳に追加

積分区間の積分が終了すると、レジスタ５３が、累算器６２に記憶されている値を、アドレスＥＣＣデコーダ回路２４に供給する。 - 特許庁

An address decoder 11 is provided to determine whether to access the duplex object area or the non-duplex area.例文帳に追加

アクセス対象が上記二重化対象領域であるか上記非二重化領域であるかの判定を可能とするアドレスデコーダ（１１）を設ける。 - 特許庁

An internal timing control circuit 5A stops the operation of a row decoder 3 and that of a sense amplifier 4 according to the judgment result of the refresh-address judgment circuit 22.例文帳に追加

内部タイミング制御回路５Ａは、リフレッシュアドレス判定回路２２の判定結果に応じて、ロウデコーダ３とセンスアンプ４の動作を停止させる。 - 特許庁

The row decoder is operated, a word line decoded by an address latched in the timing T1 is selected, and at the timing T4, the Y switch is selected.例文帳に追加

ロウデコーダは動作し、タイミングＴ１でラッチしたアドレスにてデコードされたワード線が選択され、タイミングＴ４では、Ｙスイッチが選択される。 - 特許庁

This semiconductor integrated circuit comprises a switching means for selectively switching whether a chip select signal is outputted or not from an address decoder 10 to a circuit part 11.例文帳に追加

アドレスデコーダ１０から回路部１１にチップセレクト信号を出力するか否かを選択切換する切換手段を備える構成とした。 - 特許庁

A row address is supplied to the data input terminal if a row address register 11 via a buffer gate, and the output of the row address register 11 is supplied to the data input terminal of a word decoder 17A via a complementary signal generation circuit 15 and a predecoder 16.例文帳に追加

一方では、行アドレスがバッファゲートを介して行アドレスレジスタ１１のデータ入力端に供給され、行アドレスレジスタ１１の出力が相補信号生成回路１５及びプリデコーダ１６を介してワードデコーダ１７Ａのデータ入力端に供給される。 - 特許庁

On the basis of a decode start command, data are successively read out from the top address of the already stored non-reference frame data and supplied to a decoder 22 to start decoding.例文帳に追加

デコード開始指令に基づき、すでに記憶されている非参照フレームデータの先頭アドレスからデータを読み出して、デコーダ２２に供給して、デコードを開始する。 - 特許庁

A framework for converting a memory card interface comprises an MS PRO interface 202, an SD card interface 204, an address decoder 206 and a microcontroller 408.例文帳に追加

メモリカードインターフェイス変換フレームワークは、ＭＳ ＰＲＯインターフェイス２０２、ＳＤカードインターフェイス２０４、アドレスデコーダ２０６及びマイクロコントローラ４０８を備える。 - 特許庁

To provide a microcomputer capable of shortening time required for measurement of rest state power supply current on an address decoder for a memory device.例文帳に追加

メモリデバイスのアドレスデコーダを対象とする静止状態電源電流測定に要する時間を短縮することができるマイクロコンピュータを提供する。 - 特許庁

This nonvolatile semiconductor device is provided with a decoding means 130 in a block address decoding circuit of a row decoder of a NAND type flash memory device.例文帳に追加

本発明の不揮発性半導体記憶装置は、ＮＡＮＤ型フラッシュメモリ装置のロウデコーダにおけるブロックアドレスデコード回路にデコード手段１３０を設ける。 - 特許庁

A normal row decoder 9 decodes a row address specified by the CPU 3 and selects any one of normal memory cell lines on the basis of a decoding result.例文帳に追加

正規ロウデコーダ９は、ＣＰＵ３によって指定されたロウアドレスをデコードし、デコード結果に基づいて、いずれかの正規メモリセルの行を選択する。 - 特許庁

At the time of fault of the transmission server in the current system, the decoder changes a referring IP address of a material supply source and transmits the material to the material registration server.例文帳に追加

現用系の送出サーバの障害時にはデコーダは素材供給元の参照ＩＰアドレスを素材登録サーバに変更して送出を可能とする。 - 特許庁

A row address decoder 6 is constituted so that when a standby signal STB is made active, the word line 13 is selected and a memory cell 17 is made into an on-state.例文帳に追加

ロウアドレスデコーダ６は、スタンバイ信号ＳＴＢがアクティブとなると、ワード線１３を選択してメモリセル１７をオン状態とするように構成されている。 - 特許庁

Then, the power supplying operation is executed at first to an address decoder/write current driver 31 of low-speed power supply set-up and to a data I/O system circuit 33.例文帳に追加

そして、電源セットアップの遅いアドレスデコーダ・書込電流ドライバ３１およびデータＩ／Ｏ系回路３３に対して最初に電源供給を実行する。 - 特許庁

The global decoder 71 comprises a first logic block 96 receiving an address specifying input 101 and outputting a signal for selecting individual column 12C of a memory cell of the SRAM array 99.例文帳に追加

グローバルデコーダ(71)は、アドレス指定入力(101)を受け取り、SRAMアレイ(99)のメモリセルの個々の列(12)を選択するための信号を出力する第1の論理ブロック(96)を含む。 - 特許庁

Based on the row selection signal, row decoder units in the two coincident banks simultaneously activate a target row designated by the reading and writing address.例文帳に追加

行選択信号に基づいて、２つの一致するバンク内の行デコーダ・ユニットが、読取り／書込みアドレスによって指定されるターゲット行を同時に活動化する。 - 特許庁

A CPU port and an RGB port include the CPU/RGB common data bus 19, the switch 20, the address decoder 21, and the AND circuit 22 in common.例文帳に追加

ＣＰＵポートとＲＧＢポートの共有部は、ＣＰＵ＆ＲＧＢ共用データバス１９、スイッチ２０、アドレスデコーダ２１、及びＡＮＤ回路２２である。 - 特許庁

When an operation enable-signal CS is 'H', corresponding memory cells 11i,j in a memory block 10 are selected based on address signals A0-A3 decoded by a row decoder 20 and a column decoder 30, and connected to bit lines BLi, /BLi.例文帳に追加

動作可能信号ＣＳが“Ｈ”のときは、行デコーダ２０と列デコーダ３０で解読されたアドレス信号Ａ０〜Ａ３に基づいて、メモリブロック１０中の該当するメモリセル１１_ｉ，ｊが選択され、ビット線ＢＬｉ，／ＢＬｉに接続される。 - 特許庁

The column address decoder 12 commences reading out two candidate data for the first bit by inputting the two candidate data to the sense amplifiers SA_M0 and SA_M1, respectively before all bits of the column address signal are established.例文帳に追加

カラムアドレスデコーダ１２は、カラムアドレス信号の全ビットが確定する前に先頭ビットの２個の候補データを２個のセンスアンプＳＡ_Ｍ０，ＳＡ_Ｍ１にそれぞれ入力することにより２個の候補データの読み出しを開始する。 - 特許庁

At the time of read-out, data of an address specified by a column address decoder 30 out of data outputted from an error corrector 6 is outputted to a data output buffer 2, simultaneously, data after correction is written in a memory cell array 5 again.例文帳に追加

データ読み出し時には、エラーコレクタ６から出力されるデータのうち、列アドレスデコーダ５０で指定されるアドレスのデータをデータアウトプットバッファ２へ出力し、同時に、訂正後のデータを再びメモリセルアレイ５へ書き込む。 - 特許庁

In the power supply of the control circuit 40, the address range of the ROM 41 corresponding to the contents of the serial ROM 32 is designated by the address decoder 42, so that configuration corresponding to the type of the circuit 30 to be controlled can be attained.例文帳に追加

制御回路４０の電源投入時、アドレスデコーダ４２がシリアルＲＯＭ３２の内容に応じたＲＯＭ４１のアドレス範囲を指定することによって、被制御回路３０の種別に応じたコンフィグレーションを行う。 - 特許庁

In accordance with a readout address ADDr inputted to a readout port 2, a word line decoder 20r for selectively activating the word line WL is provided independently of a digit line decoder 20w for selectively activating the WDL in accordance with a writing address ADDw inputted to a writing port 3.例文帳に追加

読出ポート２に入力された読出アドレスＡＤＤｒに応じて、ワード線ＷＬを選択的に活性化するワード線デコーダ２０ｒと、書込ポート３に入力された書込アドレスＡＤＤｗに応じて、ライトディジット線ＷＤＬを選択的に活性化するディジット線デコーダ２０ｗとは、独立に設けられる。 - 特許庁

The data driver block DB and the memory block MB are disposed along the direction of D1, the buffer circuit BF and the data driver DR are disposed along the direction of D2, the low address decoder RD and the memory cell array MA are disposed along the direction of D2, and the buffer circuit BF and the low address decoder RD are disposed along the direction of D1.例文帳に追加

データドライバブロックＤＢとメモリブロックＭＢはＤ１方向に沿って配置され、バッファ回路ＢＦとデータドライバＤＲはＤ２方向に沿って配置され、ローアドレスデコーダＲＤとメモリセルアレイＭＡはＤ２方向に沿って配置され、バッファ回路ＢＦとローアドレスデコーダＲＤはＤ１方向に沿って配置される。 - 特許庁

The device has a memory cell array equipped with a plurality of memory cells which are accessed in response to a plurality of word line selecting signals and a plurality of column selecting signals, a row decoder which generates a plurality of word line selecting signals by decoding the row address, and a column decoder which generates a plurality of column selecting signals by decoding the column address.例文帳に追加

複数のワードライン選択信号と複数のカラム選択信号に応答してアクセスされる複数のメモリセルを備えたメモリセルアレイ、ロウアドレスをデコーディングして複数のワードライン選択信号を発生するロウデコーダ、及びカラムアドレスをデコーディングして複数のカラム選択信号を発生するカラムデコーダを備える。 - 特許庁

At the time of twin cell mode, the least significant bit RAD<0>, /RAD<0> of an internal row address signal corresponding to the most significant bit RA<11>, /RA<11> being not used in a row address signal are selected simultaneously by the row address decoder 26, and adjacent word lines 61, 62 and word lines 63, 64 are activated simultaneously.例文帳に追加

ツインセルモード時、行アドレス信号において不使用となる最上位ビットＲＡ＜１１＞，／ＲＡ＜１１＞に対応する内部行アドレス信号の最下位ビットＲＡＤ＜０＞，／ＲＡＤ＜０＞が行アドレスデコーダ２６によって同時に選択され、隣接するワード線６１，６２およびワード線６３，６４が同時に活性化される。 - 特許庁

On the memory board 30, ROM chips 70-1 to 70-4 which the CPU 40 uses are provided, and on the subsidiary board 20, an address decoder 50 which generates a selection signal for the ROM chips 70-1 to 70-4 when receiving an address signal of a part of the address bus 22 is further provided.例文帳に追加

メモリ基板３０には、ＣＰＵ４０が使用するＲＯＭチップ７０−１〜７０−４が設けられており、サブ基板２０は、アドレスバス２２の一部のアドレス信号を受けてＲＯＭチップ７０−１〜７０−４の選択信号を生成するアドレスデコーダ５０が更に設けられている。 - 特許庁

Burst counters 12 and 13 generate a plurality of internal address signals in accordance with the internal address signals outputted from the multibit prefetch address generating circuit 11 and burst length signals which are predetermined in them when reading/writing command signals are inputted from a command decoder 10.例文帳に追加

バーストカウンタ１２，１３は、コマンドデコーダ１０から読み出し／書き込みコマンド信号が入力されたとき、多ビットプリフェッチアドレス生成回路１１から出力された内部アドレス信号、およびあらかじめ内部で設定されているバースト長信号から複数の内部アドレス信号を生成する。 - 特許庁

When selecting the branch condition (a) as instructed by an instruction decoder 30, the branch condition selector 32 outputs the addition code B of the addition code generating part 31a to a jump address generating part 33, which in turn generates a jump address by adding the addition code to the current address plus one.例文帳に追加

分岐条件セレクタ３２は、インストラクションデコーダ３０からの命令で分岐条件(a)を選択した場合には、加算コード生成部３１aの加算コードＢをジャンプアドレス生成部３３へ出力させ、現行アドレスに＋１を加えたものに前記加算コードを加えてジャンプアドレスを生成する。 - 特許庁

At the same time when a decoding signal is generated by decoding an address input signal by a decoder 16, a detecting signal is generated by detecting the transition of the address input signal by an address transition detecting circuit 12, and a word enable-signal is made into active state by a control circuit 14 according to this detecting signal.例文帳に追加

デコーダにより、アドレス入力信号をデコードしてデコード信号を発生するのと同時に、アドレス遷移検出回路により、アドレス入力信号の遷移を検出して検出信号を発生し、この検出信号に応じて、コントロール回路により、ワードイネーブル信号をアクティブ状態とする。 - 特許庁

A semiconductor memory 1 is provided with a NAND gate 2 for a DRAM, a clock generating circuit 3, an address buffer 4 a row decoder 5, a column decoder 6, an input buffer 10, an output buffer 11, and a memory cell array 8 for a SRAM.例文帳に追加

半導体メモリ１は、ＤＲＡＭ用のＮＡＮＤゲート２、クロック発生回路３、アドレスバッファ４、行デコーダ５、列デコーダ６、入力バッファ１０および出力バッファ１１と、ＳＲＡＭ用のメモリセルアレイ８および入出力制御回路９とを備える。 - 特許庁

A semiconductor device is provided with a CPU 1, an address decoder 3 for decoding an address signal from the CPU 1, and outputting an address region specific signal, a frequency-divider 7, and a selecting circuit for selecting which of a reference clock signal and a frequency-divided clock signal should be inputted to the CPU 1 according to the address region specific signal.例文帳に追加

半導体装置において、ＣＰＵ１と、ＣＰＵ１からのアドレス信号をデコードしてアドレス領域特定信号を出力するアドレスデコーダ３と、分周器７と、アドレス領域特定信号に応じて、基準クロック信号または分周されたクロック信号のいずれをＣＰＵ１に入力するかを選定する選定回路とを備える。 - 特許庁

On the contrary, only an immediate value of which decision of a value is fast is inputted to an address decoder AD and decoding is performed, after that, rotation is performed by using the base address whose value is decided with delayed timing and a word line WL is selected.例文帳に追加

これに対し、アドレスデコーダＡＤに値の確定が早いイミディエート値のみを入力してデコードを行い、この後、値が遅いタイミングで確定するベースアドレスを用いてローテーションを行ってワード線ＷＬの選択を行う。 - 特許庁

Based on address signals (A0 to A7) outputted from a CPU 101 for display control through an output buffer 109, the address decoder of the I/O expander generates and instructs a signal showing which output port to use.例文帳に追加

Ｉ／Ｏエクスパンダのアドレスデコーダは、表示制御用ＣＰＵ１０１から出力バッファ１０９を介して出力されたアドレス信号（Ａ０〜Ａ７）に基づいて、どの出力ポートを用いるかを示す信号を生成して指示する。 - 特許庁

An address decoder 120 selects a memory circuit in designated order such as a memory circuit 110a, a memory circuit 110c, a memory circuit 110b, and a memory circuit 110d in response to an address ADD<1:0> to be changed at every designated number.例文帳に追加

所定数ずつ変化されるアドレスＡＤＤ＜１：０＞に応じて、アドレスデコーダ１２０は、記憶回路１１０ａ、記憶回路１１０ｃ、記憶回路１１０ｂ、記憶回路１１０ｄといった所定の順番で記憶回路を選択する。 - 特許庁

When a write signal is active, the address decoder 2a makes active only a write signal WCS, corresponding to a specific address allocated to the flag bit register, and input data are written only in one flag bit register, and the value of the register is updated.例文帳に追加

アドレスデコーダ２ａは、ライト信号がアクティブのときは、フラグビットレジスタに割り付けられた特定のアドレスに対応するライト信号ＷＣＳのみアクティブにし、１のフラグビットレジスタのみに入力データが書き込まれ、レジスタの値が更新される。 - 特許庁

This memory is a semiconductor memory provided with a read- only data port, and also provided with an address decoder decoding an address signal and outputting a read-word signal corresponding to this signal, and a memory array having plural words selected by the read-word signal.例文帳に追加

読み出し専用のデータポートを備える半導体メモリであって、アドレス信号をデコードし、これに対応したリードワード信号を出力するアドレスデコーダと、リードワード信号により選択される複数のワードを有するメモリアレイとを備える。 - 特許庁

A scan pass register in which flip-flops are connected in series in an integrated circuit is made to a memory for BIST command, a flip-flop is selected by an address specifying signal from an address decoder, and program data for BIST execution command is read out.例文帳に追加

集積回路中のフリップフロップを直列に連結したスキャンパスレジスタをＢＩＳＴ命令用メモリとし、アドレスデコーダからのアドレス指定信号によりフリップフロップを選択してＢＩＳＴ実行命令用プログラムデータを読み出す。 - 特許庁

In a NAND-type flash memory, a row decoder selects a first block and a second block out of a plurality of blocks according to an address signal and simultaneous selection signal.例文帳に追加

ＮＡＮＤ型フラッシュメモリのロウデコーダは、アドレス信号および同時選択信号に応じて、複数のブロックのうち第１のブロックと第２のブロックとを選択する。 - 特許庁

When a message signal is added successively to an address, a decoder part 4 decodes the message signal, and a control part 5 stores it together in a memory part 8 together with its arrival time.例文帳に追加

デコーダ部４は、自己アドレスに続いてメッセージ信号が付加されていた場合、メッセージ信号を復号し、制御部５によりメモリ部８に着信時刻とともに記憶する。 - 特許庁

A column address decoder 2 is controlled by the control circuit 32 in test operation and selects simultaneously a plurality of pairs of bit lines capable of being coupled to one and the same pair of I/O lines 24, 25.例文帳に追加

コラムアドレスデコーダ２は、テスト動作においてはコントロール回路３２に制御されて、同一のＩ／Ｏ線対２４，２５に結合し得る複数のビット線対を同時に選択する。 - 特許庁

Data to be displayed are written in a memory 22, read start position, read range and read speed are set in an address generating circuit 32 via a command decoder 30.例文帳に追加

表示すべきデータをメモリ２２に書き込み、コマンドデコーダ３０を介してアドレス発生回路３２に読み出し開始位置、読み出し範囲及び読み出し速度を設定する。 - 特許庁

A column decoder 81 drives a pre-decoded address DCAij, a column select line enable control signal PCSLE2, and a column select line CSL 2i in accordance with the column select line disable control line PCSLD2.例文帳に追加

カラムデコーダ81は、プレデコーディングされたアドレスDCAij、カラム選択ラインイネーブル制御信号PCSLE2、及びカラム選択ラインディスエーブル制御信号PCSLD2に応じて、カラム選択ラインCSL2iを駆動する。 - 特許庁

Path selection information by a plurality of times read and/or writes the RAMs 32x, 32y, 32z, 32w through a single address in the Two-Step SOVA decoder.例文帳に追加

Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器においては、これらのＲＡＭ３２ｘ，３２ｙ，３２ｚ，３２ｗに対して、複数時刻分のパス選択情報を単一のアドレスで読み出し及び／又は書き込みを行う。 - 特許庁

A chip select control signal for outputting a chip select signal only to a chip select signal output terminal Cout4 is outputted from a microcomputer 1 to an external address decoder 51.例文帳に追加

チップセレクト信号出力端子Ｃout ４にのみチップセレクト信号が出力されるようなチップセレクト制御信号を、マイクロコンピュータ１から外部アドレスデコーダ５１に出力する。 - 特許庁

The image decoder is provided with a motion compensation circuit 50 that generates reproduction image data on the basis of a reference address resulting from a motion vector and difference data.例文帳に追加

本発明の画像復号化装置１は、動きベクトルに基づく参照アドレスと差分データとをもとに再生画像データを生成する動き補償回路５０を備える。 - 特許庁