「address decoder」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

The column decoder activates a column selection line specifying a column inputting and outputting parallel data pf 2N pieces by generating a pre-decoding signal of 2N pieces utilizing the prescribed numbers out of a plurality of bits constituting a column address.例文帳に追加

カラムデコーダは、カラムアドレスを構成する複数のビットのうち所定数のビットを利用して２Ｎ個のプリデコーディング信号を発生することによって、２Ｎ個の並列データを入／出力させるべきカラムを指定するカラム選択ラインを活性化する。 - 特許庁

The number of the packed data is counted by a frequency divider 101 for write use based on a write-enabling signal WE and the control is made so that a write signal RAM-WE can be generated every four 8-bit data in a decoder 105 and a write-address counter 107 can be counted up.例文帳に追加

ライトイネーブル信号ＷＥに基づいてライト用分周器１０１でパックしたデータ数をカウントしておき、４個ごとにデコーダ１０５でライト信号ＲＡＭ＿ＷＥが生成されライトアドレスカウンタ１０７がカウントアップされるように制御する。 - 特許庁

Thus, the power supply set-up can be executed at high speed for the address decoder/write current driver 31 of low-speed power supply set-up and to the data I/O system circuit 33, then the set-up can be executed at high speed as the whole circuit block.例文帳に追加

これにより、電源セットアップ速度の遅いアドレスデコーダ・書込電流ドライバ３１およびデータＩ／Ｏ系回路３３に対して電源セットアップを高速に実行することができ、回路ブロック全体としてセットアップを高速に実行することができる。 - 特許庁

Then, when the column pre-decoder circuit 320 fetches a column address signal, the circuit 320 holds a signal state in which a signal is outputted hitherto, and deactivates the signal group for the prescribed period based on this signal state and the pulse signal.例文帳に追加

ここで、列プリデコーダ回路３２０は、列アドレス信号を取り込むに際し、それまで出力していた信号状態を保持し、この信号状態および前記パルス信号に基づき所定の期間にわたって前記信号群を非活性化する。 - 特許庁

The circuits and processing techniques of various original supporting sub-systems for operating a system including memory address specification, data conversion using a common processing block, time synchronization, asynchronous buffering, the storage of video information and a parallel Huffman decoder, etc., are presented.例文帳に追加

メモリアドレス指定、共通処理ブロックを用いたデータ変換、時間同期、非同期バッファリング、ビデオ情報の記憶、並列ハフマンデコーダ、等を含むシステムを実動化するために種々の独特が支援サブ・システムの回路及び処理技術が開示されている。 - 特許庁

When a word line corresponding to the access request from the outside is selected by using the memory subarray 11 located in the center, for example, the selector 31 at the center selects the low decoder side, and makes an external address Add select the corresponding word line.例文帳に追加

外部からのアクセス要求時に、例えば中央に位置するメモリサブアレイ１１で対応するワード線を選択する場合には、中央のセレクタ３１はロウデコーダ側を選択し、外部アドレスＡｄｄにより前記対応するワード線を選択させる。 - 特許庁

When a branch destination register setting instruction is executed before the branching, a decoder 1 outputs a branch destination register setting signal 30 and stores a branch destination instruction 53 that is read out of the memory 51 and a branch destination address 52 in the register 50.例文帳に追加

分岐に先駆けて分岐先レジスタ設定命令が実行されると、デコーダ１は分岐先レジスタ設定信号３０を出力し、分岐先命令メモリ５１より読み出された分岐先命令５３と分岐先アドレス５２を分岐先レジスタ５０に格納する。 - 特許庁

Further, on top of the above two factors, it has a selector circuit having two or more switches and output data buses, and an address selector means having a 1st decoder circuit and a 2nd selector to select the switches in the above selector circuit.例文帳に追加

また、上記の２つの要素に加えて、複数のスイッチ及び出力バスを有するセレクタ回路と、前記セレクタ回路内のスイッチを選択する第一のデコーダ回路及び第二のデコーダ回路とを有するアドレス選択手段を含むことを特徴とする。 - 特許庁

A data input circuit 4 writes the data into the nonvolatile memory cell of the memory cell array 1 to be selected by an address decoder 2, and at this time, the input data D0-D7 from the writing data control circuit 3 or the aforementioned fixed data are written into the nonvolatile memory cell.例文帳に追加

データ入力回路４は、アドレスデコーダ２で選択されるメモリセルアレイ１の不揮発性メモリセルにデータを書き込むが、その際に書き込みデータ制御回路３からの入力データＤ０〜Ｄ７または上記の固定データを書き込む。 - 特許庁

An address decoder part 102 notifies an instruction of stopping DMA transfer so as not to give an access right to the plurality of DMAC parts during DMA transfer when detecting the start of an access from the CPU 101 to a memory part 108.例文帳に追加

アドレスデコーダ部１０２は、ＣＰＵ１０１からメモリ部１０８へのアクセスの開始を検出した場合、ＤＭＡ転送が実行中であるときは、ＤＭＡ転送の停止命令を通知して複数のＤＭＡＣ部にアクセス権を付与しないようにする。 - 特許庁

An address decoder 200, which accepts a CPU access performed to each module 104 of a semiconductor device via a CPU I/F 102, has a memory control part 202 which performs operations relating to logs, such as acquisition of the access log, in addition to an originally held CS generation part 201.例文帳に追加

半導体デバイスの各モジュール１０４に対しＣＰＵＩ／Ｆ１０２を介して行うＣＰＵアクセスを受けるアドレスデコーダ２００が、本来有するＣＳ生成部２０１以外に、アクセスログの取得等のログに係る動作を行うメモリ制御部２０２を有する。 - 特許庁

The combination of the taps for which the delay time being the highest common factor of the first delay time generated by the first buffer delay elements and the second delay time generated by the second buffer delay elements is a resolution, realized by supplying address data from a decoder to the multiplexer.例文帳に追加

第一バッファ遅延素子が生成する第一の遅延時間と、第二バッファ遅延素子が生成する第二の遅延時間との、最大公約数の遅延時間を分解能とするタップの組み合わせを、デコーダからマルチプレクサへアドレスデータを与えて、実現する。 - 特許庁

Then, when the column pre-decoder circuit 320 takes in a column address signal, holds a signal state outputting till then, and makes the signal groups, data lines, and data amplifiers non-activation over the prescribed period based on this signal state and the pulse signal.例文帳に追加

ここで、列プリデコーダ回路３２０は、列アドレス信号を取り込むに際し、それまで出力していた信号状態を保持し、この信号状態および前記パルス信号に基づき所定の期間にわたって前記信号群、データ線およびデータアンプを非活性化する。 - 特許庁

The circuit blocks CB1 to CBN include at least one memory block MB which stores image data, and at least one data driver block DB for driving data lines; and the memory block MB includes a memory cell array, a row address decoder RD, and a sense amplifier block SAB.例文帳に追加

回路ブロックＣＢ１〜ＣＢＮは、画像データを記憶する少なくとも１つのメモリブロックＭＢと、データ線を駆動するための少なくとも１つのデータドライバブロックＤＢを含み、メモリブロックＭＢは、メモリセルアレイとローアドレスデコーダＲＤとセンスアンプブロックＳＢを含む。 - 特許庁

When the mode signal indicates a test mode, an address decoder 4 is switched to enable access to an input buffer 14 from a CPU 2, and serial data input from the outside is stored in the input buffer 14 via a serial input/output circuit 6.例文帳に追加

そして、モード信号がテストモードを示す場合、アドレスデコーダ４は、ＣＰＵ２による入力バッファ１４へのアクセスが可能となるように切り替え、外部より入力されたシリアルデータがシリアル入出力回路６を介して入力バッファ１４に格納される。 - 特許庁

A sample-and-hold circuit 130 is provided along an X direction between a display area 100 and the X address decoder 120 and samples data bits output from a data bit supply circuit 114 to bit lines corresponding to the selected X selection lines.例文帳に追加

サンプル・ホールド回路１３０は、表示領域１００とＸアドレスデコーダ１２０との間に、Ｘ方向に沿って設けられるとともに、選択されたＸ選択線に対応するビット線に、データビット供給回路１１４により出力されたデータビットをサンプリングする。 - 特許庁

The band limited result of the storage device 24 is synchronized with outputs of SA12, SB13 of the shift register 22, namely the CLKF15 of the clock generator 25 in accordance with transmitting data of DIN6, and is then read out from the storage device 24 by the output of the read address generating decoder 33.例文帳に追加

記憶装置２４の帯域制限された結果は、シフトレジスタ２２のＳＡ１２，ＳＢ１３の出力、つまりＤＩＮ６の送信データに応じクロックジェネレータ２５のＣＬＫＦ１５に同期し、読出アドレス生成デコーダ３３の出力で記憶装置２４から読み出される。 - 特許庁

Thus, decoding to the destroyed part is not performed, and even when a storage medium having possibility that part of it is destroyed, such as an EEPROM, a flash memory or the like, is used as the decoder, any probability that the address is turned into an error can be sharply reduced.例文帳に追加

これにより、破壊した部分へのデコードが行われず、デコーダとして、ＥＥＰＲＯＭ、フラッシュメモリ等のその一部が破壊する可能性のある記憶媒体を用いた場合においても、アドレスがエラーとなる確率を著しく減少させることができる。 - 特許庁

In this test mode register circuit, test functions to which conventional test modes are divided into each element are allotted to the decoder circuit 60 as a set address value, and each test mode is realized by multi- selecting a plurality of test mode register circuits.例文帳に追加

この試験モード登録回路においては、従来の試験モードを各要素に分けた試験機能がデコーダ回路６０に設定されたアドレス値として割当てられており、複数の試験モード登録回路を多重選択することにより各試験モードを実現する。 - 特許庁

The non-volatile semiconductor storage is provided with a cell bias circuit 1 (constant voltage output section), a memory cell array 3, a column switch group 4, a non-selection source line equalizing transistor group 5, a detecting circuit 6, a sub-memory cell array selecting circuit 7, a word line selecting circuit 8, and a column address decoder 9.例文帳に追加

不揮発性半導体記憶装置は，セルバイアス回路１（定電圧出力部），メモリセルアレイ３，カラムスイッチ群４，非選択ソースラインイコライズトランジスタ群５，検出回路６，サブメモリセルアレイ選択回路７，ワードライン選択回路８，カラムアドレスデコーダ９を備えている。 - 特許庁

The same address is allocated to a port register 14 and an RTP output register 13 and data from a data bus 41 are held in either the port register 14 or the RTP output register 13 corresponding to the value of the RTP control signal so that the microcomputer having the RTP function can be provided without adding the address decoder for the RTP output register 13.例文帳に追加

ポートレジスタ１４とＲＴＰ出力レジスタ１３とに同一のアドレスを割り当て、データバス４１からのデータをＲＴＰ制御信号の値に応じてポートレジスタ１４およびＲＴＰ出力レジスタ１３のうちのいずれかに保持させるようにして、ＲＴＰ出力レジスタ１３のためにアドレスデコーダを追加することなくリアルタイムポート機能を有するマイクロコンピュータを実現する。 - 特許庁

This memory system includes: a memory cell array; a row/column decoder for selecting a row/column of the memory cell array according to a multibit address signal; and a mode control circuit for setting an operation mode according to at least one bit of the multibit address signal used for selecting the row/column, and the method is provided for setting an operation mode in the memory system.例文帳に追加

本発明は、メモリセルアレイ、マルチビットアドレス信号に従って前記メモリセルアレイの行および列を各々選択する行および列デコーダと、前記行または列を選択するのに使用された前記マルチビットアドレス信号の少なくとも１ビットに従って動作モードを設定するモード制御回路を含むメモリ装置と、前記メモリ装置で動作モードを設定する方法に関するものである。 - 特許庁

An active matrix type liquid crystal display device with a built-in driving circuit using thin film transistors is configured so that a vertical scanning circuit is composed of thin film transistors so as to scan scanning signal wiring at random by decoding address signals from an external liquid crystal control circuit by a decoder circuit, and the decoder circuit composed of thin film transistors comprises pull-up resistance and plural switching elements.例文帳に追加

薄膜トランジスタによる駆動回路内蔵型アクティブマトリクス液晶表示装置において、薄膜トランジスタで構成された垂直走査回路の構成として、外部液晶コントローラ回路からのアドレス信号をデコーダ回路でデコードすることにより、走査信号配線をランダム走査する構成であって、薄膜トランジスタによるデコーダ回路の構成として、プルアップ抵抗と複数のスイッチング素子で構成されたことを特徴とする。 - 特許庁

Depending on a mode switch signal 58 coming from a CPU 10, the control signal converting part 56 converts an output enable signal nOE38, a write enable signal nWE40, and a register select signal nREG42 among the output signals of the address decoder 50 into predetermined signals for transmission to the bus switch 54.例文帳に追加

制御信号変換部56は、ＣＰＵ10からのモード切替え信号58により、アドレスデコーダ50の出力信号のうち、アウトプットイネーブル信号ｎＯＥ38、ライトイネーブル信号ｎＷＥ40、レジスタ選択信号ｎＲＥＧ42の各信号を所定の信号へ変換してバススイッチ54へ送出する。 - 特許庁

An internal signal is generated by a line predecoder 83 and a line decoder 91 based on a line address signal captured from the outside, and the word lines are selected based on the internal signal, and then the boosted voltage generated by the charge pump circuit 4 is applied to the word lines thus selected.例文帳に追加

行プリデコーダ８３および行デコーダ９１によって、外部から取込んだ行アドレス信号に基づいて内部信号が生成されて、内部信号に基づいてワード線が選択されて、チャージポンプ回路４で生成された昇圧電圧が選択されたワード線に印加される。 - 特許庁

A repeatable run-out (RRO) detector employs one or more digital interpolation circuits to interpolate asynchronous sample values representing an RRO address mark (AM) and RRO data ; an asynchronous maximum likelihood (AML) detector detects RRO AM; and a RRO data decoder decodes the RRO data.例文帳に追加

繰り返し振れ（ＲＲＯ）検出器が、１つまたは複数のデジタル補間回路を用いて、ＲＲＯアドレス・マーク（ＡＭ）およびＲＲＯデータを表す非同期サンプル値を補間し、非同期最尤（ＡＭＬ）検出器がＲＲＯ ＡＭを検出し、ＲＲＯデータ復号器がＲＲＯデータを復号化する。 - 特許庁

Then the IC2 bus address decoder 4 gives the bus number to a switch control circuit 5 to turn on/off switches 6, 7, 8, 9 to connect a bus 18 to which the master device 2 is connected to an I2C bus (a caption 19 in figure) to which the slave device 10 being an object of data transfer is connected.例文帳に追加

そして、Ｉ２Ｃバスアドレスデコーダ４は、バス番号をスイッチ制御回路５に送信し、スイッチ６，７，８，９をＯＮ／ＯＦＦして、マスタデバイス２が接続されるバス１８とデータ転送の対象となるスレーブデバイス１０が接続されるＩ２Ｃバス（図１では１９）とを接続する。 - 特許庁

When it is decided that the instruction code is a memory access instruction to check a frame region by the decoder 1, and the memory address to be accessed by the instruction code is within a frame region set by a frame region table 3, a hit signal generating circuit 2 generates and outputs a hit signal.例文帳に追加

ヒット信号生成回路２は、デコーダ１によって当該命令コードがフレーム領域をチェックするメモリアクセス命令であると判定され、かつ当該命令コードによってアクセスされるメモリアドレスがフレーム領域テーブル３に設定されるフレーム領域内であれば、ヒット信号を生成して出力する。 - 特許庁

A DVD audio decoder system is provided with one demultiplexer, that demultiplexes both an audio program stream and an audio still image program stream, stores the audio still image data in a basic form to an audio still image unit buffer and is provided with a pointer table, in which an access address with respect to each audio still image object is stored.例文帳に追加

オーディオプログラムストリームとオーディオ静止画プログラムストリームの両方を多重分離する１つのデマルチプレクサを設け、オーディオ静止画データを基本形式でオーディオ静止画ユニットバッファに格納するとともに、各オーディオ静止画オブジェクトについてのアクセスアドレスを格納したポインタテーブルを設ける。 - 特許庁

When an auto-power down cut signal APCUT having higher (theoretical high) than a specific pad 14 is inputted to an auto-power down circuit 5, an address decoder control signal WLA and a write circuit control signal DWD are held always in an activation state, consequently, a function of the auto-power down circuit is invalidated.例文帳に追加

特定パッド１４よりＨ（理論ハイ）レベルのオートパワーダウンカット信号ＡＰＣＵＴをオートパワーダウン回路５に入力すると、アドレスデコーダ制御信号ＷＬＡと書込回路制御信号ＤＷＤは常時活性化状態が保持され、その結果、オートパワーダウン回路の機能が無効化される。 - 特許庁

The program RAM is characterized by being provided with selecting circuits 32-1 and 32-3 for outputting read data to a bus bus not through a decoder 33, but directly and an address control circuit 34-2 for data by adding a path making it possible to write data through a bus even in normal operation.例文帳に追加

プログラムＲＡＭに、通常動作時にもバスｂｕｓ経由のデータを書き込めるようなパスを増設し、読み出しデータをデコーダ３３を通さず直接バスに出力するための選択回路３２−１，３２−３と、データ用のアドレス制御回路３４−２を設けたことを特徴とする。 - 特許庁

A CPU 1 and an arithmetic circuit 23 are connected by an address bus 3, the CPU 1 and an output buffer 22 are connected by a data bus 4, and a read command signal from the CPU 1 is supplied to the output buffer 22 via a command bus 3 and a decoder 21.例文帳に追加

ＣＰＵ１と演算回路２３との間がアドレスバス３により接続されており、ＣＰＵ１と出力バッファ２２との間がデータバス４により接続されており、ＣＰＵ１からのリードコマンド信号がコマンドバス３およびデコーダ２１を介して出力バッファ２２に供給される。 - 特許庁

The data line switching circuit 105 comprises an IO shift decoder 108 decoding a column address and position information about a defective data line and an IO selecting section 107 shifting connection between a data input/output pin and a data line replacing a defective data line in accordance with a decoding result.例文帳に追加

データ線切替回路１０５は、カラムアドレスと不良データ線に関する位置情報とをデコードするＩＯシフトデコーダ１０８と、デコード結果に応じて不良データ線を置換しながらデータ入出力ピンとデータ線との接続をシフトさせるＩＯ選択部１０７とを含む。 - 特許庁

Based on the scanning order row pattern outputted from the random number generating circuit 2, the row address decoder 7 sets the scanning order of the row electrodes, and the column driver 6 supplies the display data of all column electrodes corresponding to the row electrodes to be scanned to each column electrode at a same timing.例文帳に追加

乱数発生回路２から出力された走査順序列パターンに基づいて、ロウアドレスデコーダ７はロウ電極の走査順序を設定し、カラムドライバ６は、走査を行うロウ電極に対応する全カラム電極の表示データを同タイミングで各カラム電極に供給する。 - 特許庁

A segment decoder 14 selects, when one segment address is input from the outside, one segment corresponding to the address and connects the selected segment to the first DL driver 12a, and selects when two or more segment addresses are input from the outside, two or more segments corresponding to the addresses and connects the two selected segments to the first DL driver 12a and the second DL driver 12b, respectively.例文帳に追加

セグメントデコーダ１４は、外部から１個のセグメントのアドレスが入力されたときに、アドレスに対応する１個のセグメントを選択し、選択したセグメント第１ＤＬドライバ１２ａへ接続し、外部から２個以上のセグメントのアドレスが入力されたときに、アドレスに対応する２個以上のセグメントを選択し、選択した２個のセグメントをそれぞれ第１ＤＬドライバ１２ａと第２ＤＬドライバ１２ｂへ接続する。 - 特許庁

A decoder 23 is connected to the ATAPI register 22b, a special command is transmitted through the ATA register 22a to the ATAPI register 22b, and the transmitted data (command and microcomputer control software) are decoded to generate an address and data for writing data in a flash ROM 12.例文帳に追加

デコーダ２３は、ＡＴＡＰＩレジスタ２２ｂに接続され、ＡＴＡレジスタ２２ａを介してＡＴＡＰＩレジスタ２２ｂに対し特殊コマンドが送信され、送信されたデータ（コマンド及びマイコン制御ソフトウェア）をデコードしてフラッシュＲＯＭ１２にデータ（マイコン制御ソフトウェア）の書き込みを行うためのアドレス及びデータを生成する。 - 特許庁

When a CM skip mode is selected by a CM skip selector 11, when the video/audio data recorded on a recording medium 5 are reproduced, an MPU 7 skips the data recorded on an address with a code added for answering to the CM to supply the data with the code added for answering to a program to an MPEG(moving picture expert group) decoder 8.例文帳に追加

ＣＭスキップ選択器１１により、ＣＭスキップモードが選択されている場合、記録媒体５に記録された映像・音声データを再生する際、ＭＰＵ７は、ＣＭに対応するコードが付加されたアドレスに記録されているデータをスキップし、番組に対応するコードが付加されたデータをＭＰＥＧデコーダ８に供給させる。 - 特許庁

A data reproducing device comprises a subcode decoder 74 to which a reproduced signal is supplied from a recording medium 10, a plurality of storing means 76 and 78 for generating a plurality of polynominals used at decode processing, a memory means 84 stored with the insertion address of secret data, and a control part 82 for controlling decode processing of subcode data.例文帳に追加

記録媒体１０よりの再生信号が供給されるサブコードデコーダ７４と、デコード処理時に使用する複数の多項式を発生させる複数の格納手段７６，７８と、秘密データの挿入アドレスを記憶したメモリ手段８４と、サブコードデータに対するデコード処理の制御を行う制御部８２とで構成される。 - 特許庁

The test circuit 14 comprises a control signal generating circuit 142 generating many control signals activating at least one control signal in the test mode, and a row decoder 124 activating at least the two word lines responding to the activated control signal and a row address signal.例文帳に追加

前記テスト回路１４は、前記テストモードにおいて少なくとも１つの制御信号を活性化する多数の制御信号を発生する制御信号発生回路１４２と、前記活性化された制御信号及びローアドレス信号に応答して、少なくとも２本の前記ワードラインを活性化するローデコーダ１２４とを含む。 - 特許庁

When a CPU 1 having the data bus size of 16 bits tries to read all the data outputted from a free run timer 5 having the data bus size of 32 bits, in read access for the CPU 1 to read high-order 16 bits, an address decoder 3 holds low-order 16 bits outputted by the free run timer 5 in a register 23.例文帳に追加

データバスサイズが１６ビットのＣＰＵ１が、データバスサイズ３２ビットのフリーランタイマ５より出力されるデータを全て読み出そうとする場合、アドレスデコーダ３は、ＣＰＵ１が上位側１６ビットを読み出すリードアクセスにおいて、フリーランタイマ５が出力する下位１６ビットのデータをレジスタ２３によって保持させる。 - 特許庁

Next, when a read command is issued, the row decoder 18 selects one of the word lines WL to be activated which has been selected in accordance with the active command, and also senses data from the already selected bit lines LBL, GBL, and outputs read data by selecting data of the address designated by the read command from among the data.例文帳に追加

次に、リードコマンドにより、ロウデコーダ１８がアクティブコマンドに応じて選択されたワード線ＷＬから活性化する１本のワード線ＷＬを選択するとともに、既に選択されたビット線ＬＢＬ、ＧＢＬからセンスし、そのデータの内、リードコマンドで指定されたアドレスのデータを選択してリードデータを出力する。 - 特許庁

A row decoder 26 activates any one of the word line activation signals WL0 to WL7 depending on the values of the internal address signals INTA0 to INTA2 and the word line activation signal WLT when the mode selection signal CELL2 is in the 'L' level.例文帳に追加

メモリ容量が必要で消費電力がそれほど重要ではない場合には通常の動作をさせ、記憶容量がそれほど必要ではなく消費電力を抑えたい場合にはワード線を２本同時に活性化することにより１つのデータを記憶するために１つのビット線に共通して接続される２つのメモリセルを使用する。 - 特許庁

Moreover, the address decoder 12 includes a nonvolatile memory 13 for storing segment allocation information expressing the segment allocation of the LCD 5, a RAM 14 for storing the segment allocation information transferred from the memory 13 when a semiconductor integrated device is initialized and a decoding means decoding the display information based on the segment allocation information stored in the RAM 14.例文帳に追加

このアドレスデコーダは、ＬＣＤのセグメント割付を表すセグメント割付情報を記憶するための不揮発性メモリと、半導体集積装置が初期化される際に不揮発性メモリから転送されたセグメント割付情報を記憶するためのＲＡＭと、ＲＡＭに記憶されたセグメント割付情報に基づいて表示情報をデコードするデコード手段とを含む。 - 特許庁

The image decoder decodes the image information of the received frame, decodes the output timing number, determines whether the decoded image is immediately outputted or stored at an address of an output image memory denoted by an index related to the output timing number in response to the output timing number and outputs the decoded image in a proper timing.例文帳に追加

画像復号装置では，入力フレームの画像情報を復号するとともに，出力タイミング番号を復号し，出力タイミング番号に応じて，復号画像をすぐに出力するか出力画像メモリの出力タイミング番号に関連付けられたインデックスの示す位置に復号画像を蓄積するかを決定し，適切なタイミングで復号画像を出力する。 - 特許庁

This address decoder includes a plurality of decoding units 13 constituted of combinational logic circuits, an inversion circuit 16 for inverting the outputs of the decoding units 13, and an AND circuit for obtaining a logical product of the output signal of one decoding unit 13 and the output signal of the other decoding unit 13 inverted by the inversion circuit 16.例文帳に追加

組み合わせ論理回路によって構成される複数のデコードユニット１３と、このデコードユニット１３の出力を反転させる反転回路１６と、一のデコードユニット１３の出力信号と、反転回路１６によって反転された他のデコードユニット１３の出力信号との論理積をとるＡＮＤ回路１４とをそなえるように構成する。 - 特許庁