「address decoder」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

The address decoder 121 of a liquid crystal controller inputs an address signal ADRS, and outputs a control signal from an address Ax to a parameter setting resister 124 through a NOT-circuit 122 and an OR-circuit 123.例文帳に追加

液晶コントローラ１２のアドレスデコーダ１２１はアドレス信号ＡＤＲＳを入力してアドレスＡｘからノット回路１２２及びオア回路１２３を介してパラメータ設定レジスタ１２４へ制御信号を出力する。 - 特許庁

Since one entry of a snoop filter is made to correspond to each division block unit in a system address space, a command receiver and the entry of the snoop filter can be simultaneously specified only by address comparison in the address decoder.例文帳に追加

又、システムアドレス空間中の分割ブロック単位毎にスヌープフィルタの１エントリを対応させるため、アドレスデコーダ内でのアドレス比較のみで、コマンドの受信者の特定とスヌープフィルタのエントリの特定が同時に可能となる。 - 特許庁

An address decoder includes input terminals for inputting address data of a prescribed number of bits and output terminals in the number smaller than the total number obtained by decoding the whole bit patterns of the address data of the prescribed number of bits.例文帳に追加

アドレスデコーダには所定ビット数のアドレスデータを入力する入力端子と、所定ビット数のアドレスデータの全てのビットパターンをデコードして得られる総数よりも少ない本数の出力端子を設ける。 - 特許庁

After an address bit signal is latched, the row address decoder 14 decodes an address bit signal to activate one of plural word lines in a DRAM memory array 12.例文帳に追加

関連回路はデコード回路によってデコードされる対応するアドレス信号に基づいて夫々のワード線のうちの少なくとも１つを活性化させるために夫々のワード線の各々に接続されているデコード回路を有している。 - 特許庁

An address decoder generation part 125 generates a circuit which interprets the address inputted from the bus side and a control signal at readout/write time and outputs a readout or write enable signal to the resource corresponding to the address.例文帳に追加

アドレスデコーダ生成部１２５は、バス側から入力されるアドレスと、読み出し・書き込み時の制御信号を解釈し、アドレス対応のリソースに読み出し又は書き込みのイネーブル信号を出力する回路を生成する。 - 特許庁

The ROM chips 70-1 to 70-4 are connected with a part (33) of an address bus 32, and other part (34) of the address bus 32 is returned to the subsidiary board 20 through the connectors (60 and 80), and is input in the address decoder 50.例文帳に追加

ＲＯＭチップ７０−１〜７０−４はアドレスバス３２の一部（３３）に接続され、アドレスバス３２の他の一部（３４）はコネクタ（６０，８０）を通して、サブ基板２０に戻されてアドレスデコーダ５０に入力される。 - 特許庁

Thin-film transistors are used for a clock generation part 16, a command decoder 17, a mode resistor 18, a control part 20, a row address buffer and refresh circuit 21, a column address buffer and the burst counter 22, a data control circuit 23, a latch circuit 24, a DLL 25, and a column decoder 31.例文帳に追加

クロック発生部１６、コマンドデコーダ１７、モードレジスタ１８、制御部２０、ロウアドレスバッファ＆リフレッシュ回路２１、カラムアドレスバッファ＆バーストカウンタ２２、データ制御回路２３、ラッチ回路２４、ＤＬＬ２５、カラムデコーダ３１は、薄膜のトランジスタを用いる。 - 特許庁

A redundant row decoder 14 disables a selection to be made by the normal row decoder 9 and selects any one of redundancy memory cell lines when a specified row address matches a row address of a predetermined normal memory cell, as long as the enable signal is activated.例文帳に追加

冗長ロウデコーダ１４は、イネーブル信号が活性化された場合には限り、指定されたロウアドレスと、所定の正規メモリセルのロウアドレスとが一致したときに、正規ロウデコーダ９による選択を禁止し、いずれかの冗長メモリセル行を選択する。 - 特許庁

An address is connected to a column decoder 24 of an other memory circuit 14 successively from the most significant bit out of addresses inputted to a column decoder 18 of a memory circuit 13, also, an address is connected to a row decoder 25 of an other memory circuit 14 successively from the least significant bit out of addresses inputted to a row decoder 19 of the memory circuit 13.例文帳に追加

他のメモリ回路１４の列デコーダ２４には最も大きいメモリ回路１３の列デコーダ１８に入力されるアドレスのうちから最上位ビットから順番に接続され、且つ、他のメモリ回路１４の行デコーダ２５には最も大きいメモリ回路１３の行デコーダ１９に入力されるアドレスのうちから最下位ビットから順番に接続されるものである。 - 特許庁

The semiconductor storage device comprises a row decoder, a first cell array arranged in one side of the row decoder, a second cell array arranged in the other side of the row decoder, word lines arranged on the row decoder corresponding to the predetermined row address of the first cell array, and a wiring layer for terminating the word lines corresponding to the predetermined row address of the second cell array.例文帳に追加

半導体記憶装置は、行デコーダ部と、前記行デコーダ部の一方に配置された第１のセルアレイと、前記行デコーダ部の他方に配置された第２のセルアレイと、前記行デコーダ部上に配置され、前記第１のセルアレイの所定の行アドレスに対応するワード線と前記第２のセルアレイの前記所定の行アドレスに対応するワード線を短絡する配線層とを有する。 - 特許庁

This information processor 10 is equipped with a CPU 1, a RAM 2, an address decoder 3, a flash memory 4, and a masked ROM 5.例文帳に追加

本発明の情報処理装置１０は、ＣＰＵ１と、ＲＡＭ２と、アドレスデコーダ３と、フラッシュメモリ４と、マスクＲＯＭ５と、を備える。 - 特許庁

CODING DEVICE AND METHOD, DECODER AND METHOD, SERVED MEDIUM, AND METHOD FOR GENERATING DATA REPLACEMENT ADDRESS INFORMATION例文帳に追加

符号化装置および方法、復号装置および方法、提供媒体、並びにデ—タ置換位置情報を生成するための方法 - 特許庁

The address decoder 6 transmits a start signal to the storage memory 4 when a signal 302 to be accessed is '002' or '003'.例文帳に追加

アドレスデコーダ６は、アクセス対象信号３０２が、「００２」または「００３」のとき、格納用メモリ４へ起動信号を送信する。 - 特許庁

A row address decoder is provided with a means making all plural row selecting lines deactive when all row non-selection signals are active.例文帳に追加

ロウアドレスデコーダは、全ロウ非選択信号がアクティブであるときに、複数のロウ選択線の全てをディアクティブにする手段を備える。 - 特許庁

The address translator translates the decoder addresses into translated addresses and the apparatus uses the translated addresses for accessing the memory device.例文帳に追加

アドレス変換器は、デコーダアドレスを変換されたアドレスに変換し、装置はメモリ装置にアクセスするため、変換されたアドレスを使用する。 - 特許庁

One or more external inputs, such as row and column address strobes, communicate with the command decoder through the control interface logic.例文帳に追加

１個以上の行と列のアドレスストローブのような外部入力は制御インターフェース論理回路を通じてコマンドデコーダと通信する。 - 特許庁

A row decoder 2142 selects plural memory cells, belonging to the same row of the memory cell array en bloc according to the address signal.例文帳に追加

ロウデコーダ２１４２は、アドレス信号に応じて、メモリセルアレイの同一の行に属する複数のメモリセルを一括して選択する。 - 特許庁

Memory allocation cache access is detected by an address decoder AD after a cache controller receives an access request from a CPU 2a.例文帳に追加

メモリ割り付けキャッシュアクセスは、ＣＰＵ２ａからアクセス要求をキャッシュコントローラが受理した後、アドレスデコーダＡＤで検知される。 - 特許庁

In the case of an instruction word added with an addressing mode and requiring the calculation of the address value, an instruction decoder directly designate a microcode executing only the address calculation, but when it is not such an instruction, the instruction decoder designates the micro-code executing the main processing of the instruction word by a starting address ROM 8.例文帳に追加

命令デコーダは、アドレシングモードが付加されアドレス値の計算が必要となる命令語の場合には上記アドレス計算のみを行うマイクロコードを開始アドレスＲＯＭ４によって直接指定し、そうでない場合には命令語の本処理を実行するマイクロコードを開始アドレスＲＯＭ８によって指定する。 - 特許庁

A 1st column address buffer 392 and a 2nd column address buffer 393 generate a 1st SRAM column address signal iASC-1 and a 2nd column address signal iASC-2 according to an SRAM column address signal iASC and supply them to a 1st and a 2nd column decoder, which operate by turns.例文帳に追加

第一の列アドレスバッファ３９２と第二の列アドレスバッファ３９３は、ＳＲＡＭ列アドレス信号ｉＡＳＣに基づき第一のＳＲＡＭ列アドレス信号ｉＡＳＣ−１と第二の列アドレス信号ｉＡＳＣ−２とを生成して、第一および第二の列デコーダに与え、これら列デコーダが交互に動作する。 - 特許庁

An address decoder 2 controls a row scan shift register 3 based on an address AD and causes a row driver 6 to activate a row to read out the signal of the row to noise control circuits 27A and 27B.例文帳に追加

アドレスデコーダ２はアドレスＡＤを基にロウスキャンシフトレジスタ３を制御して、ロウドライバ６に特定のロウを活性化させ、当該ロウの信号を雑音制御回路２７Ａ，２７Ｂに読み出す。 - 特許庁

Thus, it is possible to detect any error by collating data in an error inspection circuit 8 even when an attack fixing the specific bits of the memory address is made to an address decoder 12.例文帳に追加

これにより、アドレスデコーダ１２に対して、メモリアドレスの例えば特定のビットを固定する攻撃が行われた場合にも誤り検査回路８でのデータ照合により、誤り有りを検出する。 - 特許庁

The central memory control part 2 distributes the request address to a pertinent memory device by an internal address decoder, and selects pertinent memory bridge devices 3 to 5 from a plurality of devices, and makes an access request.例文帳に追加

中央メモリ制御部２は、要求アドレスを内部アドレスデコーダにより該当するメモリデバイスに振り分け、該当するメモリブリッジ装置３〜５を複数の中から選択し、アクセス要求を行う。 - 特許庁

The semiconductor memory device 1 is provided with: a memory cell array 2; a sense amplifier section 3; a column decoder 4; an address buffer 5a; an address buffer 5b; a row decoder 6; a control circuit 7; an input buffer circuit 8; an output buffer circuit 9; a power regeneration circuit 10; and a voltage step-down circuit 12.例文帳に追加

半導体記憶装置１には、メモリセルアレイ２、センスアンプ部３、列デコーダ４、アドレスバッファ５ａ、アドレスバッファ５ｂ、行デコーダ６、制御回路７、入力バッファ回路８、出力バッファ回路９、電力回生回路１０、及び降圧回路１２が設けられている。 - 特許庁

This device is provided with an address baffer 1, a first pre- decoder 2, a register circuit 3, a fuse data storing section 4, a first multiplexer 5, a second pre-decoder 6, an inverter 7, a second multiplexer 8, and a memory cell array 9.例文帳に追加

アドレスバッファ１と、第１のプリデコーダ２と、レジスタ回路３と、ヒューズデータ記憶部４と、第１のマルチプレクサ５と、第２のプリデコーダ６と、インバータ７と、第２のマルチプレクサ８と、メモリセルアレイ９と、を備えている。 - 特許庁

Then, all output of AND gates 100-102 for address decoder are made an L level by inputting address signals (A1, A2)=(1, 1) showing an address that a ROM cell to be accessed is not mounted, and all ROM cells 220-222 are made OFF.例文帳に追加

そして、アクセスされるＲＯＭセルが実装されてないアドレス信号（Ａ１、Ａ２）＝（１、１）を入力することで、アドレスデコーダ用ＡＮＤゲート１００〜１０２出力を全てＬレベルにし、すべてのＲＯＭセル２２０〜２２２をＯＦＦにする。 - 特許庁

An address table producing part 12 produces an address table for mapping by respectively making a separating address of a decoder for decoding an input signal supplied to this circuit correspond to the plurality of modules divided by the module dividing part 11.例文帳に追加

アドレス表作成部１２は、この回路に供給される入力信号をデコードするデコーダの分別アドレスをモジュール分割部１１により分割された複数のモジュールそれぞれに対応させてマッピングするためのアドレス表を作成する。 - 特許庁

A memory array 2 including a memory cell array in which destructive read type memory cells are integrated, an address buffer 3 outputting an internal address signal corresponding to an external address signal, an address decoder 4 outputting a memory cell selection signal based on the result of decoding and a controller 5 are provided.例文帳に追加

破壊読み出し型のメモリセルが集積されたメモリセルアレイを含むメモリアレイ２と、外部アドレス信号に対応した内部アドレス信号を出力するアドレスバッファ３と、内部アドレス信号をデコードし、デコード結果に基づいてメモリセル選択信号を出力するアドレスデコーダ４と、コントローラ５とを具備する。 - 特許庁

When the instruction is the two-address two-branch instruction or the three-address four-branch instruction, an input selector 3 sets an input variable in an input register 4 and an instruction decoder 9 selects the address information of the instruction memory 7 to be a jumped destination on the basis of the set value and sets the selected address information in the program counter 10.例文帳に追加

命令デコーダ９は、２アドレス２分岐命令又は３アドレス４分岐命令の場合、入力セレクタ３で入力変数を入力レジスタ４に設定し、この値に基づきジャンプ先の命令メモリ７のアドレス情報を選択しプログラムカウンタ１０に設定する。 - 特許庁

A command decoder 603 detects that an input signal from an external pin is a writing of a particular value with respect to a particular address.例文帳に追加

コマンドデコーダ６０３は、外部ピンからの入力信号が特定のアドレスに対する特定の値の書き込みであることを検出する。 - 特許庁

Also, a column address decoder is provided with a means making all plural column selecting lines active when all column non-selection signals are active.例文帳に追加

また、カラムアドレスデコーダは、全カラム選択信号がアクティブであるときに、複数のカラム選択線の全てをアクティブにする手段を備える。 - 特許庁

Address lines 7 are connected to the row decoder 4 through a limiting circuit 8, and a control line 9 connects the control part 5 and the limiting circuit 8.例文帳に追加

アドレス線７はリミッタ回路８を介してロウデコーダ４と接続され、制御線９は制御部５とリミッタ回路８とを接続する。 - 特許庁

An AND gate 219 is connected with the redundancy address judgment circuit 211 and generates a signal CE1 which makes the decoder 204 unselective according to the signal SPHIT.例文帳に追加

ＡＮＤゲート219は、リダンダンシアドレス判定回路211に接続され、信号SPHITに応じてデコーダ204を非選択とする信号CE1を生成する。 - 特許庁

The decoder is connected to the memory cell array through a word line, and provides a word line voltage to a selected word line in response to a fetch address.例文帳に追加

デコーダはワードラインを介してメモリセルアレイと接続され、フェッチアドレスに応答して選択されたワードラインにワードライン電圧を提供する。 - 特許庁

The held internal address signal WADD selected by a multiplexer 31 at the time of the next write-in and given to a decoder 52.例文帳に追加

その保持された内部アドレス信号ＷＡＤＤは、その次の書込時にマルチプレクサ３１により選択されてデコーダ５２に与えられる。 - 特許庁

A column decoder RD generates block selection signals BSE0-BSE3 and address signals X0 and X1, in response to a column address signal and selects main word lines MWLi0 and MWLi1 (i=0-7) in response to the column address signal.例文帳に追加

ＳＤ信号線ＳＤｉ０（ｉ＝０−３），ＳＤｉ１（ｉ＝４−７）はグローバル入出力線ＧＩＯｊ０に、ＳＤ信号線ＳＤｉ０（ｉ＝４−７），ＳＤｉ１（ｉ＝０−３）は、グローバル入出力線ＧＩＯｊ１に隣接して配置される。 - 特許庁

A FUSEDATA signal indicating data held by a data node N21 of one side of a column separation data holding circuit 19 and a column address pre-decode signal generated by an address counter in the inside of an address buffer 8 are input to a decoder circuit DEC1.例文帳に追加

カラム切り離しデータ保持回路１９の一方のデータノードＮ２１が保持するデータを示すＦＵＳＥＤＡＴＡ信号、及びアドレスバッファ８内部のアドレスカウンタが生成するカラムアドレスプリデコード信号をデコーダ回路ＤＥＣ１に入力する。 - 特許庁

When the operation request is inputted in a buffer, a line number included in the buffer is inputted in an address selection register 42 fixedly wired to an address decoder 44 allocated to the data memory and to specify an address of a line corresponding to a line number.例文帳に追加

バッファに演算要求を入力すると、データメモリに割り当てられていて、行番号に対応する行のアドレスを指定するアドレス復号器４４に固定配線されたアドレス選択レジスタ４２に、バッファに含まれた行番号が入力される。 - 特許庁

An interleaver 50 in a decoder is provided with a storage circuit 53 for storing data, and an address generating circuit 52 for generating address data for writing data in this storage circuit 53 and address data for reading data from the storage circuit 53.例文帳に追加

復号装置におけるインターリーバ５０は、データを記憶する記憶回路５３の他に、この記憶回路５３に対するデータの書き込み用のアドレスデータと、記憶回路５３からのデータの読み出し用のアドレスデータとを発生するアドレス発生回路５２を備える。 - 特許庁

This circuit is provided with a memory cell array comprising redundant elements used for replacement of a defective element, a decoder circuit performing row and column selection of this memory cell array, and a replacement control circuit storing defective address, performing detection of coincidence between an inputted address and a defective address and controlling the decoder circuit so that the defective element is replaced by a redundant element.例文帳に追加

不良エレメントの置換に用いられる冗長エレメントを含むメモリセルアレイと、このメモリセルアレイの行列選択を行うデコーダ回路と、不良アドレスを記憶し、入力されたアドレスと不良アドレスの一致検出を行って不良エレメントを冗長エレメントで置き換えるべく前記デコード回路を制御する置換制御回路とを備える。 - 特許庁

The ferroelectric memory device 1 is provided with a memory part 2, a sense amplifier 3, a column decoder 4, address buffers 5a and 5b, a row decoder 6, an I/O buffer circuit 7, a control circuit 8a, and an evaluation circuit part 9.例文帳に追加

強誘電体メモリ装置１には、メモリ部２、センスアンプ３、列デコーダ４、アドレスバッファ５ａ、アドレスバッファ５ｂ、行デコーダ６、入出力バッファ回路７、制御回路８ａ、及び評価回路部９が設けられている。 - 特許庁

A command decoder 40 decodes a command signal included in the address signal A and a multiplexor 50 selects the read data signal RD or the write data signal WD for output according to a select signal S transmitted from the command decoder 40.例文帳に追加

コマンドデコーダ４０は、アドレス信号Ａに含まれるコマンド信号をデコードし、マルチプレクサー５０は、コマンドデコーダ４０からのセレクト信号Ｓによりリードデータ信号ＲＤ又はライトデータ信号ＷＤを選択して出力する。 - 特許庁

The semiconductor integrated circuit device is provided with a boosting circuit 1, a level detection circuit 2, an internal voltage generation circuit 3, an address buffer (ADB) 4, an address decoder (RDC) 5, and a memory cell array (MCA) 6.例文帳に追加

半導体集積回路装置は、昇圧回路１と、レベル検知回路２と、内部電圧発生回路３と、アドレスバッファ（ＡＤＢ）４と、アドレスデコーダ（ＲＤＣ）５と、メモリセルアレイ（ＭＣＡ）６とを備える。 - 特許庁

The switch 6 outputs the memory select signal from the decoder 4 or 5 corresponding to a specific address space to memories 2 and 3 to which the space is allocated in the selected address map.例文帳に追加

スイッチ６は、選択中のアドレスマップにおいて特定のアドレス空間が割り当てられたメモリ２，３に対しては、この空間に対応しているアドレスデコーダ４，５からのメモリセレクト信号を出力する。 - 特許庁

Responding to the masking control signal, the column decoder decodes the column address signal and enables or disables a column selection line corresponding to a column address signal decoded in the memory cell array.例文帳に追加

カラムデコーダは、マスキング制御信号に応答して、カラムアドレス信号をデコーディングしてメモリセルアレイでデコーディングされたカラムアドレス信号に対応するカラム選択ラインをイネーブルさせるか、またはディセーブルさせる。 - 特許庁