「address decoder」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

A memory cell array 5 has memory cells designated by row addresses and column addresses, and a row decoder 3R decodes and supplies a row address to the memory array 5 through a column driver 4R.例文帳に追加

メモリセルアレイ５は、行アドレスおよび列アドレスによって指定されるメモリセルを有しており、行デコーダ３Ｒは、行アドレスをデコードし、列ドライバ４Ｒを介して、メモリセルアレイ５に供給するようになされている。 - 特許庁

When it is determined that write-in is not performed normally, the input command decoder supplies fourth command to which the third command is decoded and the first address information to the command generator.例文帳に追加

半導体メモリに正常に書き込みが行われていないと判定された場合、入力コマンドデコーダは第３コマンドがデコードされた第４コマンドと第１アドレス情報とをコマンド生成器に供給する。 - 特許庁

A program RAM 2 stores a plurality of instructions in the plurality of areas respectively and supplies the instruction in the area specified by the address data ADR output from the program counter 1 to an instruction decoder 3.例文帳に追加

プログラムＲＡＭ２は、複数の命令を複数のエリアに各々記憶し、プログラムカウンタ１から出力されるアドレスデータＡＤＲにより指定されたエリア内の命令を命令デコーダ３に供給する。 - 特許庁

This purpose is achieved using a plurality of IC memory circuits each of which decodes a part of an address input signal and an output signal from a CAM circuit 15 provided in a flash memory 1 by a decoder 2 and outputs a chip selection signal to the flash memory 1.例文帳に追加

デコーダ２によって、アドレス入力信号の一部およびフラッシュメモリ１内のＣＡＭ回路１５からの出力信号をデコードして、フラッシュメモリ１にチップセレクト信号を出力する。 - 特許庁

A word line drive signal generating circuit 22 to which a word line drive timing control signal WD and a row address pre-decoding signal are inputted is connected between a row pre-decoder 20 and the word line driver 15.例文帳に追加

ロウプリデコーダ２０とワード線ドライバ１５との間には、ワード線駆動タイミング制御信号ＷＤとロウアドレスプリデコード信号とが入力されるワード線駆動信号生成回路２２が接続されている。 - 特許庁

A parsing part of the decoder 14 outputs an error detection signal, including address information of a block, in which an error occurs to an interpolation processing motion vector calculation device 36 and an interpolation data generator 38.例文帳に追加

装置１４のパース部は、エラーが発生したブロックのアドレス情報を含むエラー検出信号を補間処理用動きベクトル算出装置３６と補間データ生成装置３８に出力する。 - 特許庁

A control circuit 19 for raising plural word lines to which the row address pre-decode signal and plural word line rise test mode switching signal AWL are inputted is connected with the row decoder 18.例文帳に追加

ロウデコーダ１８には、ロウアドレスプリデコード信号と複数ワード線立ち上げテストモード切り換え信号ＡＷＬとが入力される複数ワード線立ち上げ用制御回路１９が接続されている。 - 特許庁

A main decoder 35 decodes the predecoded row address DRAij in response to the activation of the enable signal PNBLS to activate a word line enable signal NWEi for a corresponding memory cell among a plurality of memory cells.例文帳に追加

メインデコーダ３５は、イネーブル信号PNBLSの活性化に応答し、プリデコードされたローアドレスDRAijをデコーディングして複数個のメモリセルのうち対応するメモリセルに対するワードラインイネーブル信号NWEiを活性化させる。 - 特許庁

A microcomputer 30 containing a flash memory includes: the CPU 1; the flash memory 2; the memory (RAM)3; an I/O 4; an address decoder 5; an instruction cycle detecting part 6; a counter 7; a register 8 and a comparator 9.例文帳に追加

フラッシュメモリ内蔵マイクロコンピュータ３０には、ＣＰＵ１、フラッシュメモリ２、メモリ（ＲＡＭ）３、Ｉ／Ｏ４、アドレスデコーダ５、命令サイクル検出部６、カウンタ７、レジスタ８、及び比較器９が設けられる。 - 特許庁

An MPEG code feeder 1 logically constitutes the same number of FIFO buffers as the number of channels of a picture stream in a buffer memory 5, inputs and writes code data 170-172, in addresses indicated by write address pointers 31-33 of corresponding channels, and outputs code data 139 read from an address indicated by a read address pointer 34 to an MPEG video decoder in the latter stage.例文帳に追加

ＭＰＥＧ符号供給装置１は、画像ストリームのチャネル数と同数のＦＩＦＯバッファをバッファメモリ５内に論理的に構成し、符号データ１７０〜１７２を入力して対応するチャネルの書込アドレスポインタ３１〜３３の指すアドレスに書き込み、読出アドレスポインタ３４の指すアドレスから読み出した符号データ１３９を後段のＭＰＥＧビデオデコーダへ出力する。 - 特許庁

A normal decoder 28 decodes an address that is output from the control circuit 24, and selects at least one normal memory cell in a data field and at least one memory cell in the control field on the basis of the decoding result.例文帳に追加

正規デコーダ２８は、制御回路２４から出力されるアドレスをデコードし、デコード結果に基づいて、データフィールドの少なくとも１つの正規メモリセルと、制御フィールドの少なくとも１つのメモリセルを選択する。 - 特許庁

A2 to 4 decoder 6 combines high-order 2-bits b2, b1 of an address input, and using control signals B4-B1 obtained thereby selects two of inputs of the selectors 1-4 of the 1st row.例文帳に追加

２対４デコーダ６によりアドレス入力の上位２ビットｂ２，ｂ１の組み合わせを行い、これにより得られた制御信号Ｂ４〜Ｂ１によって、第１列目のセレクタ１〜４の入力のうち２つを選択する。 - 特許庁

An address decoder 11 refers to addresses set in the multiple configuration area setting register 19, and when detecting access to the multiple configuration area, outputs a select signal 14 for selecting the on-chip device 104.例文帳に追加

アドレスデコーダ１１は、多重配置領域設定レジスタ１９に設定されたアドレスを参照して、多重配置領域に対するアクセスを検出したときに、オンチップデバイス１０４をセレクトするセレクト信号１４を出力する。 - 特許庁

When writing data are transmitted from a main boy processor 2 to a storage device 1, a control means 1b decodes an address by referring to a decoder, and writes data in the new sector or block of a storage area 1a.例文帳に追加

本体処理装置２から記憶装置１に書き込みデータが送られてくると、制御手段１ｂはデコーダを参照してアドレスをデコードし、データを記憶領域１ａの新たなセクタもしくはブロックに書き込む。 - 特許庁

A control circuit 110 generates burn-in test signals BI, BI_-0, BI_-1 and a signal Get add2, and output them to a pre-decoder 120 according to an address ADB for shifting a semiconductor memory device to a burn-in test mode.例文帳に追加

制御回路１１０は、半導体記憶装置をバーンインテストモードへ移行させるためのアドレスＡＤＢに基づいてバーンインテスト信号ＢＩ，ＢＩ＿０，ＢＩ＿１および信号Ｇｅｔ ａｄｄ２を生成してプリデコーダ１２０へ出力する。 - 特許庁

A mode signal MOD is made 'H' and a test mode is set, an address decoder 1 is separated from a word line WLi, while adjacent word lines are connected each other through a switch circuit 10i including an inverter 12i.例文帳に追加

モード信号ＭＯＤを“Ｈ”にして試験モードを設定し、アドレスデコーダ１をワード線ＷＬｉから切り離すと共に、隣接するワード線同士をインバータ１２_ｉを含むスイッチ回路１０_ｉを介して接続する。 - 特許庁

A variable length decoder 110 applies variable length decoding to the received coded data and provides an output of a picture coding type(PCT), a macroblock address increment(MBAI) and a motion vector(MVC) to a discrimination processing section 111.例文帳に追加

可変長復号器１１０は、入力された符号化データを可変長復号し、ピクチャコーディングタイプ（ＰＣＴ）、マクロブロックアドレスインクリメント（ＭＢＡＩ）および動きベクトル（ＭＶＣ）を判定処理部１１１に出力する。 - 特許庁

An activation control circuit 33 activates an address decoder 46 when a test mode signal TM1 is in a H level and a write-discrimination signal WZRG is in a H level even if a spare column activation signal SEC is activated.例文帳に追加

活性化制御回路３３はスペアコラム活性信号ＳＣＥが活性化されてもテストモード信号ＴＭ１がＨレベルでかつライト識別信号ＷＺＲＧがＨレベルであればアドレスデコーダ４６を活性化させる。 - 特許庁

Each memory bank 11 includes: memory cell arrays 15; a plurality of bit lines disposed on the memory arrays 15; a selection section 19 receiving addresses from each of the first and second input sections 12 to produce local address for selecting the bit line by using the addresses; and a column decoder 17 for selecting the bit line by using the local address.例文帳に追加

各メモリバンク１１は、メモリセルアレイ１５と、メモリセルアレイ１５に配設された複数のビット線と、第１及び第２の入力部１２それぞれからアドレスを受け、かつアドレスを用いてビット線を選択するためのローカルアドレスを生成する選択部１９と、ローカルアドレスを用いてビット線を選択するカラムデコーダ１７とを含む。 - 特許庁

This PU 11 carries a MMU 20 provided with an area decoder 21 allowing access of a built-in memory 1 based on address data showing the built-in memory 1 and a cache control function 22 allowing the built-in memory 1 to access as a cache memory based on address data of an external memory 2.例文帳に追加

内蔵メモリ１を、内蔵メモリ１を示すアドレスデータに基づきアクセスすることを可能とする領域デコーダ２１と、内蔵メモリ１を、外部メモリ２のアドレスデータに基づきキャッシュメモリとしてアクセスすることを可能とするキャッシュ制御機能２２とを備えたＭＭＵ２０を搭載したＰＵ１１を提供する。 - 特許庁

The X decoder decodes a block address signal, a page address signal, and a block size changing signal in response to an erasing instruction, and output word line bias voltage so that a part or a whole of a plurality of pages included in at least one memory cell block out of a plurality of memory cell blocks are erased in accordance with the decoded result.例文帳に追加

Ｘデコーダは、消去命令に応答してブロックアドレス信号、ページアドレス信号及びブロックサイズ変更信号をデコードし、デコーデド結果に応じて、複数のメモリセルブロックの少なくとも一つのメモリセルブロックに含まれる複数のページの一部または全体が消去されるように、ワードラインバイアス電圧を出力する。 - 特許庁

A vertical selection decoder 223 generates an address signal specifying pixels, in a row where a signal of the pixels is to be read out from among respective pixels of a pixel array 221 and an address signal specifying pixels, in a row where shutter operation is to be performed for the pixels and supplies the generated signal to a vertical driver circuit 222 under the control of a sensor controller 241.例文帳に追加

垂直選択デコーダ２２３は、センサコントローラ２４１の制御に基づいて、画素アレイ２２１の各画素のうち、画素の信号を読み出すべき行の画素を特定するアドレス信号、画素のシャッタ動作を行うべき行の画素を特定するアドレス信号を生成して垂直駆動回路２２２に供給する。 - 特許庁

In decoding, a context address generation part 202 selects and outputs one of context address, when the bit adjacent to a previously generated target bit to the left is '0' and '1' according to the state of the decoded bit output of the two-dimensional entropy encoder decoder 30 to read context data out of a context table 209.例文帳に追加

復号化時に、２元エントロピ符号復号器３０の復号ビット出力の状態に応じて、コンテキストアドレス生成部２０２より、予め生成したターゲットビットの左隣ビットＣが”０”の場合と”１”の場合のコンテキストアドレスの一方を選択して出力し、コンテキストテーブル２０９からコンテキストデータを読み出す。 - 特許庁

Additionally, the memory controller has an address decoder 31 for decoding an address output from the master 20 to output a decode result on the basis of the set access mode, and selectors 42-1, 42-2 for selecting access information including the decode result to be supplied to the embedded memory, in response to the set access mode.例文帳に追加

更に、設定されたアクセスモードに基づき、マスタ２０から出力されたアドレスをデコードしてデコード結果を出力するアドレスデコーダ３１と、設定されたアクセスモードに応答して、内蔵メモリに供給するためのデコード結果を含むアクセス情報を選択するセレクタ４２−１，４２−２とを有している。 - 特許庁

An address decoder 2 decodes an address outputted from a processor/memory controller 1 and a clock supply circuit 4 supplies a clock only to an SSRAM to be accessed which is selected by one of plural SSRAM selection signals 20 to 23 to be used for selecting an SSRAM to be accessed out of plural SSRAMs 10 to 13.例文帳に追加

プロセッサ／メモリコントローラ１から出力されるアドレスを、アドレスデコーダ２でデコードし、複数のＳＳＲＡＭ１０乃至１３のうちアクセス対象となるＳＳＲＡＭへのＳＳＲＡＭ選択信号２０乃至２３から、クロック供給回路４によって、アクセス対象となっているＳＳＲＡＭにのみクロックを供給する。 - 特許庁

The address signal A <15:0> of 16 bits generated when a jumping instruction is performed is decoded by a decoder 20, fixed data from outside is selected in accordance with a decoded 3-bit decode data by a selector 30 to be inputted to a CPU core 10 to output an extension address signal A<17:16> from the CPU core 10.例文帳に追加

ジャンプ命令を行なったときに発生する１６ビットのアドレス信号Ａ＜１５：０＞をデコーダ２０でデコードし、デコードされた３ビットのデコードデータに応じて外部からの固定データをセレクタ３０で選択してＣＰＵコア１０に入力し、そのＣＰＵコア１０から拡張アドレス信号Ａ＜１７：１６＞を出力する。 - 特許庁

And the core side decoder driver and the reference side decoder driver drive a core side word line and a reference side word line to power source voltage at the first time after variation of input address, further, they drive a core side word line and a reference side word line to a boosted voltage level being higher than power source voltage at the second time the prescribed time after the first time.例文帳に追加

そして，コア側デコーダ・ドライバとレファレンス側デコーダ・ドライバが，入力アドレスの変化後の第１の時間に，コア側ワード線とレファレンス側ワード線とを電源電圧まで駆動し，更に，第１の時間後所定時間後の第２の時間に，コア側ワード線とレファレンス側ワード線とを電源電圧より高い昇圧レベルまで駆動する。 - 特許庁

By the combination of "H" or "L" given to the CNTA30 and CNTB31 of the read address generating decoder 33, a particular value stored in the storage device 24 can be read and the modulation signal can be outputted in which an input to the modulator is fixed to a certain value.例文帳に追加

読出アドレス生成デコーダ３３のＣＮＴＡ３０，ＣＮＴＢ３１に与える「Ｈ」か「Ｌ」の組合せで、記憶装置２４に記憶の特定値を読み出し、変調器への入力をある値に固定した変調信号を出力する。 - 特許庁

To enable sharing a row decoder decoding an address of a bock being an object of write-in and erasure of data by a plurality of memory cell arrays, in a NAND type EEPROM.例文帳に追加

本発明は、ＮＡＮＤ型ＥＥＰＲＯＭにおいて、データの書き込みおよび消去の対象となるブロックのアドレスをデコードするロウデコーダを、複数のメモリセルアレイで共有できるようにすることを最も主要な特徴としている。 - 特許庁

A control circuit has a pre-decoder circuit transmitting the pre-decode signal to the word driver part, a Y system address selection drive circuit transmitting a selection signal to the bit line selecting circuit, and a timing generating circuit forming the timing signal and the pre-charge signal.例文帳に追加

制御回路は、ワードドライバ部にプリデコード信号を伝えるプリデーコーダ回路、ビット線選択回路に選択信号を伝えるＹ系アドレス選択駆動回路、及びタイミング信号とプリチャージ信号を形成するタイミング生成回路を有する。 - 特許庁

The output of the AND circuit 4 is at a low level only in the duration of outputting a reading signal (RD) from a CPU 2 and sending a chip select signal (CS) from an address decoder 3 and at a high level (+V) in other durations.例文帳に追加

アンド回路４の出力側は、ＣＰＵ２が読み出し信号（ＲＤ）を出力し、かつアドレスデコーダ３がチップセレクト信号（ＣＳ）を送出している期間のみローレベルとなり、それ以外の期間はハイレベル（＋Ｖ）になっている。 - 特許庁

Frame control information is latched from reception data RD during a reception by a latch circuit 25 provided in a receiver/transmitter 20A, and the frame control information is decoded by a decoder 26 to decode a data length and a data structure in an address region.例文帳に追加

送受信部２０Ａ内に設けられたラッチ回路２５により、受信中の受信データＲＤからフレーム制御情報をラッチし、デコーダ２６でこのフレーム制御情報を解読してアドレス領域のデータ長とデータ構造をデコードする。 - 特許庁

To provide an image reading apparatus, an original reading control method, a program and a storage medium for reducing cost with high reduction effect on the cost while eliminating the need for a D/A convertor and an address decoder circuit provided in conventional practice.例文帳に追加

従来設置していたＤ／Ａコンバータとアドレスデコーダ回路を不要とすることで、コストの削減を実現可能とし、コスト削減効果が大きい画像読取装置、原稿読取制御方法、プログラム、及び記憶媒体を提供する。 - 特許庁

A command decoder 3 receives an external command independently from an internal clock signal CLK, decodes it, generates a column access mode directive signal, and activates column address activation signals (CADE, SADE) at a rise of the signal CLK.例文帳に追加

コマンドデコーダ（３）は、内部クロック信号（ＣＬＫ）と独立に外部からのコマンドを受けてデコードして、列アクセスモード指示信号を生成し、内部クロック信号ＣＬＫの立上がりで列アドレス活性化信号（ＣＡＤＥ，ＳＡＤＥ）を活性化する。 - 特許庁

A timing control circuit 110 being a group of the X control circuit, the Y control circuit, and the data bit supply circuit is provided along the X direction so as to face the sample-and-hold circuit 130 with the X address decoder 120 between them.例文帳に追加

Ｘ制御回路、Ｙ制御回路およびデータビット供給回路の一群であるタイミング制御回路１１０を、サンプル・ホールド回路１３０に対し、Ｘアドレスデコーダ１２０を挟んで対向するように、かつ、Ｘ方向に沿って設ける。 - 特許庁

In addition, since it is also possible to make equal wiring distances from the input/output control circuit 20 to an address decoder 18 and an output multiplexer 19, it is possible to minimize the read time from the memory cell array 17.例文帳に追加

しかも、入出力制御回路２０から、アドレスデコーダ１８、及び出力マルチプレクサ１９までの配線距離についても、同距離にすることができるため、メモリセルアレイ１７からの読み出し時間を最短にすることができる。 - 特許庁

To provide a memory control method for preventing write to a non-volatile memory when a program runs away, and properly protecting content of a memory, in an address decoder, and to provide a memory control device and a memory control method of a printer.例文帳に追加

アドレスデコーダにおいて、プログラムが暴走した際の不揮発性メモリへの書き込みを防止し、当該メモリの内容を適切に保護することができるメモリ制御方法、メモリ制御装置およびプリンタのメモリ制御方法を提供する。 - 特許庁

A row decoder 2 receives a writing instruction signal WE and a reading instruction signal RE to selectively activate at least one of the word lines WL among a plurality of word lines WL according to the input state of row address signals.例文帳に追加

ロウデコーダ２は、書き込み指示信号ＷＥ及び読み出し指示信号ＲＥを受け、行アドレス信号の入力状態に従って複数のワード線ＷＬのうちの少なくとも１本のワード線を選択的に活性化する。 - 特許庁

A data processor 2 is provided with a processing part 21 for outputting an address for designating data to be processed by the data processor 2 in data stored in a storage device 1 and an encoder/decoder 22 for encoding the address outputted from the processing part 31, sending the encoded address to the storage device 1, receiving encoded data from the storage device 1 and decoding the encoded data.例文帳に追加

データ処理装置２は、記憶装置１に記憶されたデータのうちデータ処理装置２によって処理されるべきデータを指定するアドレスを出力する処理部２１と、処理部２１から出力されたアドレスを暗号化し、暗号化されたアドレスを記憶装置１に送り、記憶装置１から暗号化されたデータを受け取り、暗号化されたデータを復号化する暗号化／復号化器２２とを備えている。 - 特許庁

The semiconductor storage device is equipped with: a command latch circuit 130 for latching a command signal CMD; an address latch circuit 140 for latching an address signal ADD; a mode latch circuit 150 for latching a mode signal MOD; and a command decoder 170 for selecting the address latch circuit 140 when a normal command is latched to the command latch circuit 130, and selecting the mode latch circuit 150 when an adjustment command is latched.例文帳に追加

コマンド信号ＣＭＤをラッチするコマンドラッチ回路１３０と、アドレス信号ＡＤＤをラッチするアドレスラッチ回路１４０と、モード信号ＭＯＤをラッチするモードラッチ回路１５０と、コマンドラッチ回路１３０に通常コマンドがラッチされたことに応答してアドレスラッチ回路１４０を選択し、調整コマンドがラッチされたことに応答してモードラッチ回路１５０を選択するコマンドデコーダ１７０とを備える。 - 特許庁

As to an area in which an address given as a measurement test pattern continues over 16 bits on an LSB side, the address decoder 11 for selecting four ROMs 3A-3D mounted in the microcomputer outputs a decode signal for simultaneously selecting the ROMs 3A-3D corresponding to the area in receipt of an IDDQ test signal.例文帳に追加

マイコンに搭載される４つのＲＯＭ３Ａ〜３Ｄを選択するためのアドレスデコーダ１１は、ＩＤＤＱテスト信号が与えられると、測定用のテストパターンとして与えられるアドレスがＬＳＢ側の１６ビットに亘り連続する領域については、その領域に対応するＲＯＭ３Ａ〜３Ｄを同時に選択するようにデコード信号を出力する。 - 特許庁

When the carrying of the optical pickup by seeking is finished, a control section of the disk device obtains a difference (hereinafter called a positional deviation) between a current address supplied from a decoder and a target address received from a host computer at the star of the seeking and compares the obtained positional deviation with a permissible positional deviation Δ set in advance to the disk device (step S5).例文帳に追加

ディスク装置の制御部は、シーク動作による光ピックアップの移送が終了すると、デコーダから供給される現アドレスと、シーク動作開始時にホストコンピュータから受け取った目標アドレスとの差分（以下、位置ずれ量という）を求め、求めた位置ずれ量と予めディスク装置に設定されている位置ずれ許容量Δとを比較する（ステップＳ５）。 - 特許庁

A nonvolatile semiconductor memory device 10 includes: nonvolatile memory cells MC; a word line connected to the memory cells MC; a decoder 13 which receives an address and generates a decode signal for selecting the word line based on the address; and a level shifter 12 which, when the word line is selected, charges the word line to a charge voltage higher than a power supply voltage.例文帳に追加

不揮発性半導体記憶装置１０は、不揮発性のメモリセルＭＣと、メモリセルＭＣに接続されたワード線と、アドレスを受け、かつこのアドレスに基づいてワード線を選択するデコード信号を生成するデコーダ１３と、ワード線の選択時に、ワード線を電源電圧より高い充電電圧に充電するレベルシフタ１２とを含む。 - 特許庁

In reading, it reads the number of addresses, corresponding to the number of bytes of a code FIFO in the MPEG video decoder as that for one page, and hence in switching of a reproducing channel, it begins to read from an address past by the number of addresses for one page from the last read address indication value in the previous switching, thereby reliably re-feeding the deleted code data to the code FIFO.例文帳に追加

読出時はＭＰＥＧビデオデコーダ内の符号ＦＩＦＯのバイト数に対応するアドレス数を１ページ分として読み出すので、再生チャネルの切り替え時には、前回の切り替え時の最終の読出アドレス指示値から１ページ分戻ったアドレスから読出を開始することにより廃棄された符号データを確実に符号ＦＩＦＯに再供給することができる。 - 特許庁

Only when an enable signal is activated, a redundancy control circuit 51 disables selection by the normal decoder 28 if the address that is output from the control circuit 24 and the address of a predetermined normal memory cell are matched with each other, and selects at least one redundancy memory cell in the data field and at least one redundancy memory cell in the control field.例文帳に追加

冗長制御回路５１は、イネーブル信号が活性化された場合に限り、制御回路２４から出力されるアドレスと、所定の正規メモリセルのアドレスとが一致したときに、正規デコーダ２８による選択を禁止し、データフィールドの少なくとも１つの冗長メモリセルと制御フィールドの少なくとも１つの冗長メモリセルを選択する。 - 特許庁