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address decoderの部分一致の例文一覧と使い方
該当件数 : 409件
This word line decoder is characterized in that an address for decoding a word line is divided into a global word line and a local word line, when a global word line is selected, voltage from a local word line is applied to a selected word line, when the global word line is not selected, voltage applied to the word line is passed to a ground terminal.例文帳に追加
本発明のワードラインデコーダは、ワードラインをデコードするためのアドレスをグローバルワードライン及びローカルワードラインに分割し、グローバルワードラインが選択された場合にはローカルワードラインからの電圧を選択されたワードラインに印加し、前記グローバルワードラインが選択されていない場合には前記ワードラインに印加された電圧を接地端子にパスさせることを特徴とする。 - 特許庁
A word line control part 52 and a source line control line 53 includes a decoder circuit for selecting a specific cell in accordance with an address inputted at the time of reading and writing and are for providing the selected cell with a prescribed voltage, and a reading voltage generating part 51 is for generating lots of reading voltages at the time of reading.例文帳に追加
ワードライン制御部５２及びソースライン制御部５３は、読出し／書き込み動作時入力されたアドレスに応じて特定セルを選択するデコーダ回路を含んで、選択されたセルに所定の電圧を提供するためのもので、読出し電圧発生部５１は、読出し動作時多数の読出し電圧を発生させるためのものである。 - 特許庁
A field discrimination circuit 2 discriminates a field of a received NTSC video signal and a field consecutive discrimination circuit 4 discriminates a still pictures mode on the basis of a field discrimination signal from the field discrimination circuit 2 so as to inhibit decoding of caption data by a closed caption decoder 5 and write of an address to a display RAM 6 in the still picture mode.例文帳に追加
フィールド判別回路２により入力されたＮＴＳＣ映像信号のフィールドを判別し、フィールド連続判別回路４によりフィールド判別回路２からのフィールド判別信号に基づいて静止画モードを判別することにより、静止画モード時にクローズドキャプションデコーダ５によるキャプションデータのデコードと表示ＲＡＭ６へのアドレスの書き込みとを禁止する。 - 特許庁
This SDRAM column decoder 20a, in multibit test, selects a plurality of column selection lines CSL or all column selection lines CSL out of 256 column selection lines conforming to column address signals CA0∼CA8 and test mode signals TM0∼TM8, and sets selected each column selection lines to be a test potential VTM=Vth.例文帳に追加
このＳＤＲＡＭの列デコーダ２０ａは、マルチビットテスト時には、列アドレス信号ＣＡ０〜ＣＡ８およびテストモード信号ＴＭ０〜ＴＭ８に従って２５６の列選択線ＣＳＬのうちのいずれか複数の列選択線ＣＳＬまたはすべての列選択線ＣＳＬを選択し、選択した各列選択線ＣＳＬをテスト電位ＶＴＭ＝Ｖｔｈにする。 - 特許庁
A semiconductor storage device which operates using a first and second power supply voltages is equipped with; a memory cell MC which is supplied with the first power supply voltage; a wordline WL connected to the memory cell MC; and a decoder 15 which controls selection/non-selection of the wordline WL based on an address signal which has the second power supply voltage.例文帳に追加
第１及び第２の電源電圧を用いて動作する半導体記憶装置であって、第１の電源電圧が供給されるメモリセルＭＣと、メモリセルＭＣに接続されたワード線ＷＬと、第２の電源電圧を有するアドレス信号に基づいて、ワード線ＷＬの選択／非選択を制御するデコーダ１５とを具備する。 - 特許庁
The refresh control apparatus includes: a row decoder outputting a row decoding signal for activating simultaneously all banks in response to a bank active signal and a row address signal when a refresh command is input; and an enable signal control unit for sequentially delaying and outputting at fixed time intervals sense amplifier enable signals for each bank in response to the bank active signals and the refresh signals.例文帳に追加
リフレッシュ命令が入力されると、バンクアクティブ信号とローアドレス信号に応答して全バンクを同時に活性化するためのローデコーディング信号を出力するローデコーダと、前記バンクアクティブ信号とリフレッシュ信号に応答して、バンク別センスアンプイネーブル信号を夫々一定間隔をおいて順次に遅延させて出力するイネーブル信号制御部と、を含むリフレッシュ制御装置を提供する。 - 特許庁
Only a trailing edge is delayed only by two delay buffer steps from each input signal by supplying an OR output between a chip specification signal and a write display signal to the circuit 1, a glitch is removed by generating an OR output between an output of an address decoder 3 and an output signal from the OR gate 203 and the OR output is supplied to the write/read control terminal of the storage element 4.例文帳に追加
そして、チップ指定信号と書き込み表示信号との論理和出力をライトパルス生成回路１に供給することで立ち下がりエッジのみ各入力信号よりディレイバッファ２段分だけ遅延させると共に、アドレスデコーダ３の出力とＯＲゲート２０３の出力信号との論理和出力を生成することで、グリッジを除去し、この出力を記憶素子４の書き込み／読み出し制御端子に供給する。 - 特許庁
A cache system of an embodiment of the invention includes: a volatile cache memory; a nonvolatile cache memory with the same capacity as that of the volatile cache memory; an address decoder designating the same line for the volatile cache memory and the nonvolatile cache memory; and a save region for storing data inputted from the volatile cache memory and outputting the stored data to the volatile cache memory.例文帳に追加
本発明の実施形態によるキャッシュシステムは、揮発性キャッシュメモリーと、前記揮発性キャッシュメモリーと同容量の不揮発性キャッシュメモリーと、前記揮発性キャッシュメモリーと前記不揮発性キャッシュメモリーとに対して同じラインを指定するアドレスデコーダと、前記揮発性キャッシュメモリーから入力されるデータを記憶し、記憶したデータを前記揮発性キャッシュメモリーへ出力する退避領域とを有することを特徴とする。 - 特許庁
A decoder reads extended segment data on the segment (data obtained by collectively encoding image data on the segment and a part of image data on adjacent segments) from a CGROM based on address information on the designated segment, decides an unnecessary region (region to be deleted) corresponding to a part of the added adjacent segments on decoded data obtained by performing decoding processing and decides a plotting designation (step S2).例文帳に追加
デコーダは、その指定セグメントのアドレス情報に基づき、ＣＧＲＯＭから、そのセグメントについての拡張セグメントデータ（そのセグメントの画像データと隣接セグメントの一部の画像データをまとめて符合化したもの）を読み出してきて、復号化処理を行い得られた復号化データについて、付加した隣接セグメントの一部に対応する不要な領域（削除する領域）を決定すると共に、描画先を決定する（ステップＳ２）。 - 特許庁
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