「address decoder」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

A bit line BL is connected to another end of the block through a second MOS transistor for block selection, and the bit line is selected by a column decoder 13 based on a column address signal.例文帳に追加

ブロックの他端にブロック選択用の第２のＭＯＳトランジスタを介してビット線ＢＬを接続し、ビット線をカラムアドレス信号に基づいてカラムデコーダ１３で選択する。 - 特許庁

The row address decoder RD is disposed so that its longitudinal direction coincides with the direction D1, and the sense amplifier block SAB is disposed so that its longitudinal direction coincides with the direction D2.例文帳に追加

ローアドレスデコーダＲＤは、その長手方向がＤ１方向に沿うように配置され、センスアンプブロックＳＡＢは、その長手方向がＤ２方向に沿うように配置される。 - 特許庁

The global decoder 71 comprises a second logic block 97 receiving an address specifying input 101 and outputting a signal selecting an individual row of the memory cell 13 included in the SRAM array 99.例文帳に追加

グローバルデコーダ(71)は、アドレス指定入力(101)を受け取り、SRAMアレイ(99)に含まれるメモリセル(13)の個々の行を選択する信号を出力する第2の論理ブロック(97)を含む。 - 特許庁

Since the pre-decoder of an address through type is used and the pre-decoded signal is latched, a part of the pre-decode signal can be shared between and among the banks.例文帳に追加

本発明では、アドレススルー型のプリデコーダを用い、プリデコードした信号をラッチしていることから、バンク間においてプリデコード信号の一部を共有することができる。 - 特許庁

The word line decoder 103 changes the address of each memory cell constituting the memory cell array 101 by this information, and reverses a writing order at the time of writing operation.例文帳に追加

ワード線デコーダ１０３はこの情報によってメモリセルアレイ１０１を構成する各メモリセルのアドレスを変更し、書き込み動作時の書き込み順を反転させることができる。 - 特許庁

A decoder 23 decodes the data sent to the access register 25 for generating a format, an address and data to write a microcomputer control software in a flash ROM 12.例文帳に追加

アクセスレジスタ２５に送信されたデータをデコーダ２３がデコードしてフラッシュＲＯＭ１２にマイコン制御ソフトウェアの書き込みを行うためのフォーマット、アドレス及びデータを生成する。 - 特許庁

A data bus control circuit 13 is provided to switch a data transmission circuit in the data bus coupled to the memory cell array on the basis of the result of the address decoder.例文帳に追加

上記アドレスデコーダのデコード結果に基づいて、上記メモリセルアレイに結合されたデータバスにおけるデータ伝達路の切り替えを可能とするデータバス制御回路（１３）を設ける。 - 特許庁

The synchronous semiconductor memory device includes a column play decoder play-decoding a column address signal, a column main decoder which drives selectively a column selection line in accordance with the play-decoded column address signal and coupled to the column selection line, and a controller controlling the column play-decoder synchronously with the reference clock signal and controlling all of enable timing and disable timing of the column selection line.例文帳に追加

同期形半導体メモリ装置において、カラムアドレス信号をプレーディコーディングするカラムプレーディコーダと、前記プレーディコーディングされたカラムアドレス信号に応じてカラム選択ラインを選択的に駆動させるためのカラム選択ラインＣＳＬと連結されたカラムメーンーディコーダと、前記基準クロック信号に同期して前記カラムプレーディコーダを制御して前記カラム選択ラインの活性化及び非活性化タイミング全てを制御するための制御器とを含むことを特徴とする。 - 特許庁

A memory circuit includes an address designation circuit for receiving the addresses of an array, a row decoder, a column decoder and a data bit, a control logic for receiving a command and transmitting a control signal to a memory system block, and a detecting and writing driver circuit connected to a selected column.例文帳に追加

メモリ回路は、アレイ、行デコーダ、列デコーダ、データビットのアドレスを受信するためのアドレス指定回路、コマンドを受信し制御信号をメモリシステムブロックに送信する制御ロジック、ならびに選択された列に結合された検知および書込みドライバ回路を含む。 - 特許庁

This program executing device 1 is constituted of a processor 2, a program memory, a storage memory 4, an address decoder 6, an address bus 11, a data bus 12, a read/write signal line 22, a start signal line 32, and an signal line 41 to be accessed.例文帳に追加

本発明のプログラム実行装置１は、プロセッサ２と、プログラム用メモリと、格納用メモリ４と、アドレスデコーダ６と、アドレスバス１１と、データバス１２と、リード／ライト信号線２２と、起動信号線３２と、アクセス対象信号線４１とで構成されている。 - 特許庁

The outside of these memory cell blocks is provided with a row decoder 3, a redundant address program fuse circuit 10 in which the column address of a defective memory cell is programmed and a selecting means 22 to select and output either of a regular data line 14 or a redundant data line 15 according to the output of the redundant address program fuse circuit 10.例文帳に追加

これらメモリセルブロックの外部にはローデコーダ３と、前記不良メモリセルのカラムアドレスがプログラムされる冗長アドレスプログラムフューズ回路１０と、前記冗長アドレスプログラムフューズ回路の出力に応じて、レギュラーデータライン１４と冗長データライン１５の一方を選択して出力する選択手段２２とが設けられる。 - 特許庁

The address signal input circuit 200-0 includes an address signal transmitting circuit 210 activated by an activating signal FACT, delay circuits 220, 230 delaying the output of the address signal transmitting circuit 210 and transmitting it, and a delay time selecting circuit 250 selecting either one of the delay circuit 220 or the delay circuit 230 in accordance with the kind of access and transmitting it to an address decoder 40.例文帳に追加

アドレス入力回路は、活性化信号ＦＡＴＤによって活性化されるアドレス伝達回路２１０と、アドレス信号伝達回路の出力を遅延して出力する遅延回路２２０、２３０と、アクセスの種類に応じて遅延回路２２０および遅延回路２３０のいずれか一方を選択してアドレスデコーダ４０に伝達する遅延時間選択回路２５０を含む。 - 特許庁

This system is provided with an address decoder circuit 5 which decodes all or a part of area of memory capacity, and an address test switching circuit 6 which is a creating means that creates an address test switching output signal 7 of a switching signal which switches the memory capacity by logical calculation of a power supply signal (VDD13) or a test signal 2 and an upper address signal 4.例文帳に追加

メモリ容量の全領域または一部の領域をデコードするアドレスデコーダ回路５を有しており、さらに、電源信号（ＶＤＤ１３）またはテスト信号２と最上位アドレス信号４との論理演算によって、メモリ容量の切り換えを行う切換信号のアドレステスト切り換え出力信号７を生成する生成手段であるアドレステスト切り換え回路６が設けられている。 - 特許庁

The OSD rotating device is equipped with a central processor, a font address generator, a memory, a font ROM, a decoder, a shift register, an output controller, an output circuit, a synchronizing signal generator, and a display device.例文帳に追加

ＯＳＤ回転装置は中央処理装置、フォントアドレス生成器、メモリ、フォントＲＯＭ、デコーダ、シフトレジスタ、出力コントローラ、出力回路、同期信号生成器、表示装置を備える。 - 特許庁

Word activation blocks WA1 to WA4 are laid out in an X address decoder XDAI, and word active signals WS1 to WS4 are wired in parallel between main words in the same wiring layer as the main vords MWI to MW16.例文帳に追加

Ｘアドレスデコーダ（XDA1）内にワード活性化ブロック（WA1〜WA4）を配置し、ワード活性信号（WS1〜WS4）をメインワード（MW1〜MW16）と同層の配線層にてメインワード間に平行に配線したことを特徴としている。 - 特許庁

The information on the number of times of writing in a memory cell array 101 is read from an address control memory cell 105 by a reading circuit 196, and passed to a word line decoder 103.例文帳に追加

メモリセルアレイ１０１に書き込み動作を行った回数に関する情報を、アドレス制御用メモリセル１０５から読み出し回路１０６により読み出し、ワード線デコーダ１０３に渡す。 - 特許庁

The transmitter is constituted of a clock generator 25, a synchronizing circuit 21, a shift register 22, a read address generating decoder 33, a digital filter including a storage device 24, a D-A converter, and a modulator.例文帳に追加

送信機はクロックジェネレータ２５、同期化回路２１、シフトレジスタ２２、読出アドレス生成デコーダ３３、記憶装置２４を有するデジタルフィルタ、及びＤＡ変換器と変調器で構成される。 - 特許庁

To provide a semiconductor device in which increasing operation speed of a Y decoder and reduction of layout area can be realized by reducing diffusion layer capacity which seem as a load of an address decode-signal.例文帳に追加

アドレスデコード信号の負荷として見える拡散層容量を小さくして、Ｙデコーダの高速化とレイアウト面積の縮小化を実現することができる半導体装置を提供する。 - 特許庁

The output of the address decoder 50 enters the memory board 30 through the connectors (60 and 80), and is respectively connected with the selection terminals (CS) of the ROM chips 70-1 to 70-4.例文帳に追加

アドレスデコーダ５０の出力はコネクタ（６０，８０）を通してメモリ基板３０に入り、複数のＲＯＭチップ７０−１〜７０−４の選択端子（ＣＳ）にそれぞれ接続される。 - 特許庁

Further, by disposing a selection circuit and a non-selection circuit which is turned on by the use of complementary address signals, the formation of a decoder using the same type transistor is permitted too.例文帳に追加

また、相補的なアドレス信号によってオンする選択回路および非選択回路を設けることによって、同一型のトランジスタを用いてデコーダを形成することも可能になる。 - 特許庁

To provide an address decoder check circuit and its check method capable of making a detailed check with less check steps without preparing expected values for the test memory data.例文帳に追加

検査ステップがより少なく、テスト用のメモリデータの期待値を設ける必要がなく、且つ検査を詳細に行うことができるアドレスデコーダの検査回路及びその検査方法を提供する。 - 特許庁

A column decoder 3C or 103 decodes and supplies a row address W or R to the memory cell array 5 through a column driver 4C or 131C, respectively.例文帳に追加

列デコーダ３Ｃまたは１０３は、列アドレスＷまたはＲをそれぞれデコードし、列ドライバ４Ｃまたは１３１Ｃを介してメモリセルアレイ５にそれぞれ供給するようになされている。 - 特許庁

Address data DSQ obtained from a read-out signal by a data processing part 40 and ATIP information DAD obtained from the wobble signal by an ATIP decoder 34 are supplied to a control part 50.例文帳に追加

データ処理部４０によって読出信号から得たアドレスデータＤSQと、ＡＴＩＰデコーダ３４によってウォーブル信号から得たＡＴＩＰ情報ＤADを制御部５０に供給する。 - 特許庁

The overlapping confirmation module performs in parallel an overlapping confirmation between the logical address extracted from the frame decoder and logical addresses for all commands which are in execution or in an execution waiting state.例文帳に追加

重複確認モジュールは、前記フレームデコーダから抽出された論理アドレスと、実行中又は実行待機中の全コマンドに伴う論理アドレスとの重複確認を並列に実行する。 - 特許庁

When redundant replacement is not performed, a regular row decoder 140.i receives a pre-decode address signal, selects a word line in a correspondent regular memory cell block, when redundant replacement is performed, a redundant row decoder 142.i receives a pre-decode signal, and selects a redundant word line in a redundant memory cell block.例文帳に追加

冗長置換を行なわない場合、正規行デコーダ１４０．ｉは、プリデコードアドレス信号を受けて、対応する正規メモリセルブロック中のワード線を選択し、冗長置換をする場合、冗長行デコーダ１４２．ｉは、プリデコード信号を受けて、冗長メモリセルブロック中の冗長ワード線を選択する。 - 特許庁

This device includes a memory array, a decoder circuit for asserting a decoding signal for selecting an access position in the memory cell array in response to an address signal supplied from the outside, and a circuit for setting the decoding signal of the decoder circuit in an asserted state irrespective of the value of the address signal in response to the assertion of a standby signal supplied from the outside.例文帳に追加

半導体記憶装置は、メモリセルアレイと、外部から供給されるアドレス信号に応答して、該メモリセルアレイ内のアクセス位置を選択するデコード信号をアサートするデコーダ回路と、外部から供給されるスタンバイ信号のアサートに応答して、該デコーダ回路の該デコード信号を該アドレス信号の値に関わらずにアサート状態にする回路を含むことを特徴とする。 - 特許庁

While a DMA acknowledge signal DMA-ACK2 is asserted, a CD/DVD decoder 130 which receives the DMA acknowledge signal from an IOP 120 performs 32-bit DMA transfer together with a data bus Data(15:0) by using the low address 16-bit Addr(15:0) of an address bus as Data(31:16) of a data bus.例文帳に追加

ＩＯＰ１２０からＤＭＡアクノリッジ信号DMA_ACK2を受けたＣＤ／ＤＶＤデコーダ１３０は、ＤＭＡアクノリッジ信号DMA_ACK2がアサートされている間、アドレスバスの下位１６ビットAddr[15:0]を、データバスのData[31:16]として使用し、データバスData[15:0]とあわせて、３２ビットのＤＭＡ転送を行う。 - 特許庁

When the CPU 11 outputs a prescribed writing address, a multiple selection signal output circuit 19 outputs a signal for simultaneously selecting two or more resources from the plurality of resources 12-14 on the basis of a decoded signal outputted from an address decoder 15.例文帳に追加

多重選択信号出力回路１９は、ＣＰＵ１１が所定の書き込みアドレスを出力した場合に、アドレスデコーダ１５により出力されるデコード信号に基づいて、複数のリソース１２〜１４の内２つ以上を同時に選択する信号を出力する。 - 特許庁

A row decoder 2 selects the word line depending on the address signal and applies only the minimum word line voltage required for read of the upper order bits of data or lower order bits of data among the word line voltages of a plurality of levels depending on the result of the address recognizing circuit 1.例文帳に追加

ロウデコーダ２は、アドレス信号に応じてワード線を選択し、アドレス認識回路１の結果に応じて複数レベルのワード線電圧のうち上位データあるいは下位データの読み出しに必要な最少限のワード線電圧のみを選択ワード線に印加する。 - 特許庁

An address decoder 12 generates two or more selection signals SEL0-SEL3, so as to simultaneously select first to fourth memory circuits RAM 0-RAM3, on the basis of an address signal ADD for accessing to the memory circuit by a CPU 11 in testing mode.例文帳に追加

アドレスデコーダ１２はテストモード時にＣＰＵ１１が１つのメモリ回路をアクセスするためのアドレス信号ＡＤＤに基づいて第１〜第４メモリ回路ＲＡＭ０〜ＲＡＭ３を同時に選択するように複数の選択信号ＳＥＬ０〜ＳＥＬ３を生成する。 - 特許庁

In a control unit 20, a data unit specifying signal specifying any one out of one byte, one word, and two words as access data quantity for accessing a SDRAM 10 in one period of an operation clock of an access circuit is outputted to an address decoder 110 as address data.例文帳に追加

制御ユニット２０では、アクセス回路の動作クロックの１周期にＳＤＲＡＭ１０へアクセスするアクセスデータ量として、１バイト及び１ワード及び２ワードのうちのいずれかを指定するデータ単位指定信号をアドレスデータとしてアドレスデコーダ１１０に出力する。 - 特許庁

The variable length decoder obtains a candidate of an address, for a succeeding variable length code, while decoding one variable length code and selects one of the address candidates with respect to the succeeding variable length codes, on the basis of the succeeding variable code length to output it to a decoding table RAM.例文帳に追加

１つの可変長符号の復号中に、次の可変長符号に対するアドレスの候補を求め、求められた可変長符号の符号長より、次の可変長符号に対するアドレスの候補の中から１つを選んで復号テーブルＲＡＭへ出力する。 - 特許庁

This memory device is provided with: four memories 50-53 each having an address space (0x000-0x3FF) of the same scale having a common address with one word as one byte; an address decoder 30 allowing simultaneous access in arbitrary byte alignment to the four memories 50-53; and a data rearrangement circuit 70 rearranging data compliant with a big-endian CPU.例文帳に追加

１ワードを１バイトとし、共通のアドレスを有する同一規模のアドレス空間（０ｘ０００〜０ｘ３ＦＦ）を有する４個のメモリ５０〜５３と、これら４個のメモリ５０〜５３に対して、任意のバイトアラインでの同時アクセスを可能とするアドレスデコーダ３０と、ビッグエンディアンのＣＰＵに合わせたデータの並べ替えを行うデータ並べ替え回路７０を設ける。 - 特許庁

An address decoder communicating with the array receives a plurality of row address bits, and determines which of the N partitions in a requested row must be accessed on the requested row identified by the row address bits, and does not activate the access device within the selected row but not within the partition to be accessed.例文帳に追加

アレイと通信するアドレス・デコーダは、複数の行アドレス・ビットを受信し、行アドレス・ビットにより識別された要求行について、要求行の中のＮ個のパーティションのどれがアクセスされるべきであるかを判断して、選択された行の中にはあるがアクセスされるべきパーティションの中にはないアクセス・デバイスが起動されないようにする。 - 特許庁

The interleaver 100 in an element decoder is provided, in addition to a plurality of storage circuits 407 for storing data, with a control circuit 400 that generates address data for writing data into the storage circuits 407 and address data for reading data from the storage circuits 407.例文帳に追加

要素復号器におけるインターリーバ１００は、データを記憶する複数の記憶回路４０７の他に、これらの記憶回路４０７に対するデータの書き込み用のアドレスデータと、記憶回路４０７からのデータの読み出し用のアドレスデータとを発生する制御回路４００を備える。 - 特許庁

An unused terminal is also connected directly or indirectly to a connector CN1, out of the output terminals of address decoders 20, 21, in the first board 1a, and a connector CN2 corresponding to the unused output terminal of the address decoder is connected to a ground through a protection resistance r, in the second board 1b.例文帳に追加

第１基板１ａでは、アドレスデコーダ２０，２１の出力端子のうち、未使用の端子も直接的又は間接的にコネクタＣＮ１に接続され、第２基板１ｂでは、未使用のアドレスデコーダの出力端子に対応するコネクタＣＮ２が保護抵抗ｒを通してグランドに接続されている。 - 特許庁

The non-priority decoders 60-1 to 60-n activate corresponding redundant circuits when defective addresses FAD1-FADn internally stored are specified to an object of access excluding the case in which a defective address stored in the priority redundant decoder 70 coincides with an address signal ADD.例文帳に追加

非優先デコーダ６０−１〜６０−ｎは、優先冗長デコーダ７０に記憶される不良アドレスがアドレス信号ＡＤＤとが一致した場合を除いて、内部に記憶する不良アドレスＦＡＤ１〜ＦＡＤｎがアクセス対象に指定されたときに、対応する冗長回路を活性化する - 特許庁

When a READ command in inputted one clock cycle after an ACTV command is inputted, a row decoder 22 activates only a sub-array having a memory cell selected by a row address AX and a column address AY out of the sub-array 17i, 17j, and performs read- out operation of data.例文帳に追加

ロウデコーダ２２は、ＡＣＴＶコマンドが入力された後の１クロックサイクル後にＲＥＡＤコマンドが入力された場合には、サブアレイ１７ｉ、１７ｊのうちのロウアドレスＡＸとカラムアドレスＡＹにより選択されるメモリセルを有するサブアレイのみを活性化して、データの読み出し動作を行う。 - 特許庁

When an address by which a memory 2 is accessed is inputted, a high level clock select signal S is outputted from an address decoder 11, and a frequency divider 12 is stopped, and a clock signal CK is supplied from a clock selector 13 to a bus control state machine 14 as a bus clock BCK so that the memory 2 can be controlled.例文帳に追加

メモリ２がアクセスされるアドレスが入力されるとアドレスデコーダ１１からハイレベルのクロックセレクト信号Ｓが出力され、分周器１２が停止し、クロックセレクタ１３からクロック信号ＣＫがバスクロックＢＣＫとしてバス制御ステートマシン１４に供給され、メモリ２が制御される。 - 特許庁

To provide a semiconductor memory device which keeps the address allocation of an address decoder of a pair of memory arrays which are identical in the connection of a main bit line of the pair of memory arrays of the nonvolatile memory, and comprises a connection constitution of a first and a second main bit line which does not cause wiring cross connection.例文帳に追加

不揮発性メモリの、対となるメモリアレイのメインビット線の接続において、対となるメモリアレイのアドレスデコーダのアドレス割付を同一に保ち、且つ、配線のクロス接続を発生しない第１、第２メインビット線の接続構成を有する半導体記憶装置を提供する。 - 特許庁

The interleaver 100 in an element decoder is provided with a plurality of storage circuits 407 for storing data, and further includes a control circuit 400 that generates address data for writing data into the storage circuits 407 and address data for reading data from the storage circuits 407.例文帳に追加

要素復号器におけるインターリーバ１００は、データを記憶する複数の記憶回路４０７を備えるとともに、これらの記憶回路４０７に対するデータの書き込み用のアドレスデータと、記憶回路４０７からのデータの読み出し用のアドレスデータとを発生する制御回路４００を備える。 - 特許庁

In this case, the SD and the HD use a common memory area and change the start address and end address of a read pointer and a write pointer in response to the revision of the memory map so as to avoid data outputted to a decoder selection circuit 5 from becoming discontinuous.例文帳に追加

この場合には、ＳＤとＨＤとで共通のメモリ領域を用いると共に、リードポインタ及びライトポインタの開始アドレス及び終了アドレスをメモリマップの変更に応じて変更することにより、デコーダ選択回路５に出力されるデータが不連続とならないようにする。 - 特許庁

A (4 to 16) decoder 26 controls on/off of the transistors 25 and 26 by the least significant bit A0 of an address signal (A0 to A3) to select the line of the red LED 22 or the line of the green LED 23.例文帳に追加

(４to１６)デコーダ２６は、アドレス信号(ＡO〜Ａ3)の最下位ビットＡOによってＰＮＰトランジスタ２４,２５のオン/オフを制御して、赤色ＬＥＤ２２のラインまたは緑色ＬＥＤ２３のラインを選択する。 - 特許庁

The control circuit 40 is provided with an ROM 41 in which hardware design data corresponding to the plurality of types of circuits to be controlled are preliminarily written, an address decoder 42 and a programmable gate array (FPGA) 43 or the like.例文帳に追加

制御回路４０には、複数種の被制御回路に応じたハードウェアデザインデータをあらかじめ書き込んだＲＯＭ４１、アドレスデコーダ４２、プログラマブルゲートアレイ（ＦＰＧＡ）４３などを備えている。 - 特許庁

This device is provided with a address pre-decoder 20 for selecting and driving a normal word and a redundancy control circuit 40 performing discrimination processing as to whether a redundancy word is activated or not, and they are independently controlled, respectively.例文帳に追加

ノーマルワードを選択駆動するためのアドレスプリデコーダ２０と、リダンダンシワードを活性化するかどうかの判定処理を行うリダンダンシ制御回路４０とを備え、それぞれ独立に制御される。 - 特許庁