「bit matrix」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The pattern of a QR code 2 is read (a) and a bit matrix 80 is obtained (b).例文帳に追加

ＱＲコード２のパターンを読み取り（ａ）、ビットマトリックス８０を得る（ｂ）。 - 特許庁

A matrix generating part 13 generates a matrix from the bit string in the part 14 and inputs the matrix in the operating part 11.例文帳に追加

行列生成部１３では、ビット列記憶部１４のビット列により行列を生成し、この行列を行列演算部１１に入力する。 - 特許庁

This scrambler circuit is provided with an n-bit matrix operation circuit 10 receiving an n-bit (n is an integer of ≥2) input signal A, and an n-bit register circuit 20 receiving the n-bit signal outputted form the n-bit matrix operation circuit 10 and outputting an n-bit output signal B.例文帳に追加

ｎビット（ｎは２以上の整数）の入力信号Ａが入力されるｎビットマトリクス演算回路１０と、ｎビットマトリクス演算回路１０から出力されるｎビットの信号が入力されてｎビットの出力信号Ｂを出力するｎビットレジスタ回路２０とを備える。 - 特許庁

The deformation matrix H_G satisfies a submatrix D corresponding to the information bit sequence being a zero matrix, and a submatrix B corresponding to a part of the parity bit sequence is a unit matrix.例文帳に追加

変形行列Ｈ_Ｇにおいて、情報ビット系列に対応するサブ行列Ｄはゼロ行列であることを満たし、パリティビット系列の一部に対応するサブ行列Ｂは単位行列であることを満たす。 - 特許庁

The operating part 11 regards the bit string of the prescribed bit length from the inputting part 10 as a vector of a prescribed dimension and converts the bit string with the matrix.例文帳に追加

行列演算部１１では、平文入力部１０からの所定ビット長のビット列を所定次元のベクトルと見なし、行列により変換する。 - 特許庁

Memory cells 3 are arranged at the intersected points between plural word lines WL00, WL01,... and bit lines BLs in a matrix manner.例文帳に追加

メモリセル３は複数のワード線WL00,WL01,…とビット線BLの交点にマトリックス状に配置される。 - 特許庁

The LDPC coding part 22 encodes the bit string by calculating a parity check matrix for the input bit string.例文帳に追加

ＬＤＰＣ符号化部２２は、入力したビット列に対して、パリティ検査行列を演算することによって、ビット列を符号化する。 - 特許庁

In the semiconductor storage device 40, bit lines and word lines WL are arranged in matrix.例文帳に追加

半導体記憶装置４０には、ビット線とワード線ＷＬとがマトリックス状に配置される。 - 特許庁

To generate a bit stream whereby decoding is executed by a correct quantization matrix at random decoding.例文帳に追加

ランダムデコード時に正しい量子化マトリクスでデコードが実行されるようなビットストリームを生成する。 - 特許庁

The large range is organized in a two-dimensional bit map matrix (38) of a page and an offset into the page.例文帳に追加

大きい範囲をページとそのページ内へのオフセットの二次元ビットマップ行列（３８）に編成する。 - 特許庁

In this matrix, one pair of cell is allotted to each bit which can take ternary constitution.例文帳に追加

該マトリックスでは、３値構成をとることができる各ビットに対して、一対のセルが割り当てられる。 - 特許庁

A second gate electrode on a simple matrix type TFT cell is solid-bonded onto a bit line of a simple matrix type ferroelectric capacitor cell.例文帳に追加

単純マトリクス型強誘電体キャパシタセルのビット線上に単純マトリクス型ＴＦＴセル上の第２ゲート電極とを固体接合する。 - 特許庁

A bit string for a matrix element generating part 15 generates the sequence of '0' and '1' with a pseudorandom number and stores the sequence in a bit string storing part 14.例文帳に追加

行列要素用ビット列生成部１５では、疑似乱数により“０”と“１”のシーケンスを生成し、ビット列記憶部１４に記憶させる。 - 特許庁

Selected bits are set in an ECC matrix along each row and each column such that encoding for the ECC matrix allows N-bit error correction and (N-1)-bit error detection.例文帳に追加

ＥＣＣマトリクスに対するエンコーディングがＮビット・エラーの訂正及び（Ｎ−１）ビット・エラーの検出を可能にするように、選択されたビットが各列及び各行に沿ってＥＣＣマトリクスにセットされる。 - 特許庁

A watermark imbed section 15 imbeds a low-order 8-bit of the bit stream dk to a high frequency region of a quantization coefficient matrix of an adjacent block as watermark information together with a code bit.例文帳に追加

該ビット列ｄk の下位８ビットは符号ビットと共に、透かし埋め込み部１５で、隣接ブロックの量子化係数行列の高周波域に透かし情報として埋め込まれる。 - 特許庁

TECHNIQUE FOR REDUCING PARITY BIT-WIDTH FOR CHECK BIT AND SYNDROME GENERATION OF DATA BLOCK THROUGH USE DUE TO ADDITIONAL CHECK BIT TO INCREASE NUMBER OF MINIMUM WEIGHTED CODE IN HAMMING CODE H-MATRIX例文帳に追加

ハミングコードＨ行列における最小重み付けコード数を増やすべくチェック・ビットのパリティビット幅および追加チェック・ビットの使用によるデータブロックの症候群発生を減らす技術 - 特許庁

APPLICATION OF SPECIAL ECC MATRIX FOR SOLVING STUCK BIT FAULT IN ECC-PROTECTED MECHANISM例文帳に追加

ＥＣＣ保護機構における固定ビット障害を解決するための特殊ＥＣＣマトリクスの適用方法 - 特許庁

The memory cell array 1 has memory cells connected to the word lines and bit lines and arranged in matrix.例文帳に追加

メモリセルアレイ１は、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

In the memory cell array, a plurality of memory cells connected to word lines and bit lines are arranged in matrix.例文帳に追加

メモリセルアレイは、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

If the value is included in the subset, a bit in the matrix is set to 1, and set to 0 if not included.例文帳に追加

値が部分集合に含まれるならば、行列内のビットは１になり、含まれなければ０になる。 - 特許庁

A bit data matrix B having an element corresponding to each module structuring symbol of the QR code is used.例文帳に追加

ＱＲコードのシンボルを構成する各モジュールに対応する要素を有するビットデータマトリクスＢを用いる。 - 特許庁

A memory array 1 is constituted so that memory cells capable of storing a plurality of bit data are arranged in a matrix state along a plurality of bit lines and a plurality of word lines.例文帳に追加

メモリセルアレイ１は、複数ビットデータを記憶可能なメモリセルを複数のビット線及び複数のワード線に沿ってマトリクス状に配置されて構成される。 - 特許庁

When receiving a next B7 picture and a P11 picture being a next P picture not describing the quantization matrix, the bit stream converter 1 reads the quantization matrix Q2 overwritten in the Q matrix buffer 14 and describes the quantization matrix Q2 to picture headers of the B7 picture and the P11 picture.例文帳に追加

量子化マトリクスが記載されていない次のＢ７ピクチャ、および、次のPピクチャであるP11ピクチャが供給された場合、Qマトリクスバッファ１４に上書き保存されている量子化マトリクスQ2が読み出されて、B7ピクチャおよびP11ピクチャのピクチャヘッダに記載される。 - 特許庁

A plaintext inputting part 10 that has received plaintext stores the plaintext in a buffer of a prescribed bit length and inputs a bit string stored in the buffer in a matrix operating part 11 with the bit sting as a unit.例文帳に追加

平文を受けた平文入力部１０は、平文を所定のビット長のバッファに格納し、バッファに格納されたビット列を単位に、行列演算部１１にこのビット列を入力する。 - 特許庁

In a memory cell array 1, a plurality of memory cells connected to word lines and bit lines are disposed in a matrix form.例文帳に追加

メモリセルアレイ１には、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

In a memory cell array 1, a plurality of memory cells connected to word lines and bit lines are arranged in a matrix.例文帳に追加

メモリセルアレイ１には、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

In a memory cell array 2, a plurality of memory cells connected to word lines and bit lines are arranged in a matrix.例文帳に追加

メモリセルアレイ２には、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

A plurality of memory cells connected to word lines and to bit lines are arranged in a memory cell array 1 like a matrix.例文帳に追加

メモリセルアレイ１にはワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

A memory cell matrix 11 of a SRAM 10 includes memory cells C0a, C0b connected to the same pair of bit lines BL0z, BL0x.例文帳に追加

ＳＲＡＭ１０のメモリセルマトリックス１１は、同じビット線対ＢＬ０ｚ，ＢＬ０ｘに接続されたメモリセルＣ０ａ，Ｃ０ｂを含む。 - 特許庁

In an interleave unit 100, each bit of transmission data entered from the outside is stored in an arrangement of a matrix.例文帳に追加

インターリーブ部１００は、外部から入力される送信データの各ビットを、行列状の配列に記憶する。 - 特許庁

The memory cell array includes memory cells arranged at crossing points of a bit-line and word-line matrix of the memory cell array.例文帳に追加

メモリ・セル・アレイは、メモリ・セル・アレイのビット線とワード線のマトリックスの交点に配置されたメモリ・セルを有する。 - 特許庁

A memory cell array 1 includes a plurality of memory cells connected to a word line and a bit line and arranged in a matrix.例文帳に追加

メモリセルアレイ１は、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

method for transposing multi-bit matrix wherein first and last sub-string remains unchanged while intermediate sub-strings are interchanged 例文帳に追加

最初と最後の部分列が変化せず、中間の部分列が交換される複数ビット行列の転置法 - コンピューター用語辞典

An LDPC decoder 503 performs LDPC decoding operation following an inspection matrix given from the inspection matrix reconfiguration section 505 to the likelihood value of each bit in a decoded bit row inputted from a detector 502, and obtains the probability value of each bit for composing reception data.例文帳に追加

ＬＤＰＣ復号部５０３は、検波部５０２から入力される符号化されたビット系列の各ビットの尤度値に対して、検査行列再構成部５０５から与えられた検査行列にしたがったＬＤＰＣ復号演算を施して、受信データを構成する各ビットの確率値を求める。 - 特許庁

A pre-determined sorting order with a fixed number of values only is applied to the excitation pattern data matrix values, and by that re-ordering, a quadratic matrix is formed so that a SPECK encoding is applied to bit planes of the quadratic matrix.例文帳に追加

固定数の値のみの所定のソート順序が励起パターン・データ・マトリクス値に施され、その再配列により、二次マトリクスが形成され、上記二次マトリクスのビット平面に対してＳＰＥＣＫ符号化が施される。 - 特許庁

A parity generation/insertion part 13 obtains an inspection bit string by calculation using the generation matrix of LDPC codes, each inspection bit is allocated to a 3-bit conversion code (including one inverted bit), and each conversion code is inserted into the information word string to be outputted.例文帳に追加

パリティ生成・挿入部１３では、ＬＤＰＣ符号の生成行列を用いた演算で検査ビット列を求め、各検査ビットを３ビットの変換符号（１つの反転ビットを含む）へ割り当て、各変換符号を情報語列に挿入して出力する。 - 特許庁

Memory cells MC are arranged in a matrix at crossing points of a plurality of bit lines BL and a plurality of word lines WL.例文帳に追加

メモリセルＭＣは、複数のビットラインＢＬおよび複数のワードラインＷＬの交点にマトリクス状に配置される。 - 特許庁

In the ECC code generation, a matrix table column value, corresponding to bit position of a data logical value "1", is XORed per bit in the row direction, and the resulting m-bit value is defined as the ECC code, which is then appended to the data to generate an m+n bit code word.例文帳に追加

ＥＣＣコードの生成において、データの論理値“１”のビット位置に対応する前記行列テーブルの列の値を行方向のビット毎に排他的論理和を採り、これによって得られたｍビットの値をＥＣＣコードとし、データにＥＣＣコードを付加してｍ＋ｎビットの符号語を生成する。 - 特許庁

Memory cells disposed in a matrix are included, a word line is connected to a gate of the memory cells, a local bit line LBLd is connected to a drain, and a first or second local bit line LBLS is connected a source.例文帳に追加

行列状に配置されたメモリセルを含み、メモリセルのゲートにワード線が接続され、ドレインにローカルビット線LBLdが接続され、ソースに第１または第２のローカルビット線LBLSが接続される。 - 特許庁

SURFACE PLANTED TYPE DIAMOND BIT CAPABLE OF ADJUSTING PROJECTION HEIGHT OF DIAMOND ABRASIVE GRAINS FROM MATRIX AND STRONGLY MAINTAINING INNER AND OUTER DIAMETERS例文帳に追加

マトリックスからのダイヤ砥粒の突出高さを調節でき、内外径を強固に維持できる表面植込み型ダイヤモンド・ビット - 特許庁

The logical operating section 126 calculates XOR of second extra information A2 and the bit matrix BM to obtain a digital signature SIG.例文帳に追加

論理演算部１２６は第２付加情報Ａ２とビットマスクＢＭとのＸＯＲを算出して電子署名ＳＩＧを取得する。 - 特許庁

A logical operating section 126 calculates XOR of first extra information A1 and the bit matrix BM to obtain a random number RND.例文帳に追加

論理演算部１２６は第１付加情報Ａ１とビットマスクＢＭとのＸＯＲを算出して乱数ＲＮＤを取得する。 - 特許庁

It is difficult to estimate an original PN series from a bit array on the matrix and data processing of high safety becomes possible.例文帳に追加

マトリクス上のビット並びから元のＰＮ系列を推測することは困難であり安全性の高いデータ処理が可能となる。 - 特許庁

To provide a parity inspection matrix generated so as to detect an error stipulated beforehand in the coded string of a bit.例文帳に追加

ビットのコード化された列における予め規定されたエラーを検出するために発生するパリティ検査行列を提供する。 - 特許庁

An identification section 52 identifies a row and column of low reliability in the check matrix by the detected bit of low reliability.例文帳に追加

特定部５２は、検出した信頼度の低いビットをもとに、検査行列のうち、信頼度の低い行と列を特定する。 - 特許庁