「ckb」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The timing control circuit 2 invalidates the operation of the inside clock signals CK, CKB by receiving output from the comparative circuit.例文帳に追加

タイミング制御回路２は、比較回路からの出力を受けて内部クロック信号ＣＫ，ＣＫＢの動作を無効にするものである。 - 特許庁

As a result, a sampling pulse (sam) having a pulse width longer than one cycle of the clock signal (CK, CKB) is produced.例文帳に追加

これらの結果、パルス幅がクロック信号（ＣＫ、ＣＫＢ）の１周期よりも長いサンプリングパルス（ｓａｍ）が生成される。 - 特許庁

Thereby, the self-test circuit 10B is started, this time, a test based on a clock signal CKB is performed by this self-test circuit 10B.例文帳に追加

これにより、自己試験回路１０Ｂが起動され、今度はこの自己試験回路１０Ｂによってクロック信号ＣＫＢに基づく試験が行われる。 - 特許庁

Then, the pulse width of the sampling pulses SAM1 to SAM5 is changed in accordance with the duty ratio of the clock signal ck/ckb.例文帳に追加

これらサンプリングパルスＳＡＭ１〜５のパルス幅は、上記クロック信号ｃｋ・ｃｋｂのデューティ比に応じて変化する。 - 特許庁

Consequently data in the RAM 1 are read out at prescribed timing and outputted as output data SOD synchronously with the output clock signal CKB.例文帳に追加

これにより、ＲＡＭ１内のデータが所定のタイミングで読出され、出力クロック信号ＣＫＢに同期して出力データＳＯＤとして出力される。 - 特許庁

A circuit block CKB has a plurality of pulse latch circuits DRPL arranged in the way of a signal path RPASS and a test path TPASS.例文帳に追加

回路ブロックＣＫＢは、信号経路ＲＰＡＳＳ及びテスト経路ＴＰＡＳＳの途中に配置された複数のパルスラッチ回路ＤＲＰＬを備える。 - 特許庁

A part of a gear supporting part 19M of a wiping device is fitted and inserted into an L-shaped stopper member F which is provided on a side surface CKb of a mounting case CK.例文帳に追加

また、ワイピング装置のギヤ支持部１９Ｍの一部が、取り付けケースＣＫの側面ＣＫｂに設けられたＬ字状のストッパ部材Ｆに嵌挿されるようにした。 - 特許庁

When the ready signal RDY is provided, a read control part 60 generates a start signal TRG at the rise of the 2nd clock of the output clock signal CKB to start up a counter 70.例文帳に追加

準備完了信号ＲＤＹが与えられると、読出し制御部６０では出力クロック信号ＣＫＢの２クロック目の立上がり時点で起動信号ＴＲＧが生成され、カウンタ７０が起動される。 - 特許庁

When prescribed write data WDT are written in the RAM 1, a ready signal RDY having pulse width of two cycles or more of an output clock signal CKB is outputted from a read starting part 50.例文帳に追加

ＲＡＭ１に所定の書込みデータＷＤＴが書込まれた時点で、読出し起動部５０から出力クロック信号ＣＫＢの２サイクル以上のパルス幅を持つ準備完了信号ＲＤＹが出力される。 - 特許庁

Three kinds of control clocks CKA, CKB and CKC having different phases are individually supplied to the signal holding blocks RSA (k) according to the stage numbers.例文帳に追加

また、各信号保持ブロックＲＳＡ（ｋ）には、当該段番号に応じて、各々異なる位相を有する３種類の制御クロックＣＫＡ、ＣＫＢ、ＣＫＣが個別に供給される。 - 特許庁

The drive processing part 12 drives a picture signal generation part 13 and an asynchronous FIFO 14 based on the generated reference signal CKb and writes a picture signal Dc generated by the picture signal generation part 13 in the asynchronous FIFO 14.例文帳に追加

駆動処理部１２は、生成した基準信号ＣＫbに基づき画像信号生成部１３と非同期ＦＩＦＯ１４の駆動処理を行い、画像信号生成部１３で生成した画像信号Ｄｃを非同期ＦＩＦＯ１４に書き込む。 - 特許庁

In a mode A, first and second clocks CKa and CKb are set to ground voltage (GND), a first switching element SW1 is turned on and second and third switching elements SW2 and SW3 are turned off.例文帳に追加

モードＡにおいて、第１及び第２のクロックＣＫａ，ＣＫｂを接地電圧（ＧＮＤ）に設定すると共に、第１のスイッチング素子ＳＷ１をオンし、第２及び第３のスイッチング素子ＳＷ２，ＳＷ３をオフする。 - 特許庁

Timing clocks CKa and CKb to be outputted from timing generators 113 and 121 at camera main body 110 side and a camera ahead 120 side are phase-compared, and a clock generator 111 is controlled according to the phase compared output.例文帳に追加

カメラ本体１１０側及びカメラヘッド１２０側の各タイミング発生器１１３，１２１から出力されるタイミングクロックＣＫａ，ＣＫｂを位相比較し、その位相比較出力によりクロック発生器１１１の制御を行う。 - 特許庁

In a mode B, the second clock CKb is kept at the GND, the first clock CKa is changed to a high level (VDD), the second switching element SW2 is turned on, and the first and third switching elements SW1 and SW3 are turned off.例文帳に追加

モードＢにおいて、第２のクロックＣＫｂをＧＮＤに維持し、第１のクロックＣＫａを高レベル（ＶＤＤ）に変化させると共に、第２のスイッチング素子ＳＷ２をオンし、第１及び第３のスイッチング素子ＳＷ１，ＳＷ３をオフする。 - 特許庁

In a mode C, the first clock is kept at the VDD, the second clock CKb is changed from the GND to a high level (VDD), the third switching element SW3 is turned on, and the first and second switching elements SW1 and SW2 are turned off.例文帳に追加

モードＣにおいて、第１のクロックＣＫａをＶＤＤに維持し、第２のクロックＣＫｂをＧＮＤから高レベル（ＶＤＤ）に変化させると共に、第３のスイッチング素子ＳＷ３をオンし、第１及び第２のスイッチング素子ＳＷ１，ＳＷ２をオフする。 - 特許庁

A plurality of mark areas CKB arranged at optional positions on an order sheet, a content explaining portion printed at a position corresponding to each mark area and a sheet content information code CD1 are printed on the order sheet PRS.例文帳に追加

オーダーシートＰＲＳには、オーダーシート上の任意の位置に配置された複数のマーク領域ＣＫＢと、各マーク領域に対応づけられた位置に印刷されたコンテンツ説明部と、シート内容情報コードＣＤ１とが印刷されている。 - 特許庁

When a control signal CK(36) is low and a control signal CKb(37) is high, an input signal D(11) is applied to the inverter 14 of a latch cell 13 through a switch 12, the output signal of the inverter 14 is reversed by an inverter 16 as the output of the latch cell 13 and becomes a shift output Q0(17).例文帳に追加

制御信号ＣＫ(36)がＬで制御信号ＣＫb(37)がＨのとき、スイッチ12を経て入力信号Ｄ(11)はラッチセル13のインバータ14に加えられ、インバータ14の出力信号がラッチセル13の出力としてインバータ16で反転されてシフト出力Ｑ0(17)となる。 - 特許庁

This semiconductor integrated circuit including a plurality of digital circuits 11, 12 operating in synchronization with a clock signal CK is structured such that each digital circuit receives either of first and second clock signals CKa, CKb having the same frequency and phases different from each other; and the phase difference of the first and second clock signals is about [2m-1]/2n, wherein m, n are natural numbers.例文帳に追加

クロック信号ＣＫに同期して動作する複数のデジタル回路１１，１２を含む半導体集積回路であって、前記各デジタル回路は、周波数が同じで位相が異なる第１および第２クロック信号ＣＫa，ＣＫbの一方を受け取り、前記第１および第２クロック信号の位相差は、ｍ，ｎを自然数として、ほぼ［２ｍ−１］／２ｎであるように構成する。 - 特許庁

To reduce power consumption and also to prevent outputs SL1-SLn of a shift register from overlapping one another in a shift register 11, in which level shifters LS1-LSn for shifting the level of clock signals CK, CKB having a smaller amplitude than that of a drive voltage for applying to respective flip flops F1-Fn are provided for each block.例文帳に追加

駆動電圧よりも振幅が小さなクロック信号ＣＫ，ＣＫＢをレベルシフトして、各フリップフロップＦ１〜Ｆｎへ印加するレベルシフタＬＳ１〜ＬＳｎが各ブロック毎に設けられているシフトレジスタ１１において、消費電力を削減し、またシフトレジスタの出力ＳＬ１〜ＳＬｎが互いに重ならないようにする。 - 特許庁

When a clock signal CKB is supplied from the port-B while the conflict monitoring signal WIN is being generated, the port B delayed clock signal CBD2 is masked while the conflict monitoring signal WIN is being generated, and after the conflict monitoring signal WIN is stopped, the B-port delayed clock signal CAD2 is generated as a port-B clock signal.例文帳に追加

衝突監視信号ＷＩＮの出力期間中にＢポートからクロック信号ＣＫＢが与えられた場合、この衝突監視信号ＷＩＮの出力中はＢポートの遅延クロック信号ＣＢＤ２をマスクし、衝突監視信号ＷＩＮの停止後、遅延クロック信号ＣＡＤ２をＢポート用のクロック信号として出力する。 - 特許庁

The input stage differential amplification sections are in a folded cascade connection configuration, and inverted signals and non-inverted signals at input sides and output sides of the input stage differential amplification sections are alternately changed over in a time division manner, respectively by switches SW1-SW8 that are operated by chopping clock signals CK, CKB.例文帳に追加

入力段差動増幅部は、フォールデッドカスコード接続構成であって、入力段差動増幅部の入力側と、入力段差動増幅部の出力側とにおけるそれぞれの反転信号、非反転信号を、チョッピング用のクロック信号ＣＫ、ＣＫＢによって動作するスイッチＳＷ１〜ＳＷ８で、それぞれ時分割に交互に切り換える。 - 特許庁

A P channel MOS transistor 11 and an N channel MOS transistor 12 respectively connected to an internal normal rotation clock node ck and an internal inversion clock node ckb are shared by a try state inverter 1 included in a master latch and a try state inverter 5 included in a slave latch.例文帳に追加

マスターラッチに含まれるトライステートインバータ１とスレーブラッチに含まれるトライステートインバータ５とで、内部正転クロックノードｃｋおよび内部反転クロックノードｃｋｂにそれぞれ接続されるＰチャネルＭＯＳトランジスタ１１およびＮチャネルＭＯＳトランジスタ１２を共用する。 - 特許庁