「ferroelectric gate」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

A ferroelectric transistor FYR has a ferroelectric film FF at a gate insulation film, one side of source/drain is connected to a read word line RWL, the other side of source/drain is connected to a read bit line RBL, and a well NW is connected to a plate line PL.例文帳に追加

強誘電体トランジスタＦＴＲは、ゲート絶縁膜に強誘電体膜ＦＦを有し、読み出しワード線ＲＷＬにソース／ドレインの一方が接続され、読み出しビット線ＲＢＬにソース／ドレインの他方が接続され、プレート線ＰＬにウエルＮＷが接続されている。 - 特許庁

One end in source and drain diffusion layers for a transistor Tr is connected to a bit line BL and the other end at one end of a ferroelectric capacitor C, and both a gate for the transistor Tr and the other end of the ferroelectric capacitor C are joined with a word line WL.例文帳に追加

強誘電体メモリのセルの構成として、強誘電体キャパシタの一端をワード線に接続することで、従来必要であったプレート線を排除し、ワード線及びビット線のみの制御で書き込み及び読み出しを可能とする。 - 特許庁

To provide an optimum voltage setting method for reading out data in which retention caused by reduction of polarization of ferroelectric substance can be improved in a semiconductor memory in which a ferroelectric capacitor is connected to a gate of a field effect transistor FET.例文帳に追加

強誘電体コンデンサを電界効果型トランジスタ（ＦＥＴ）のゲートに接続した半導体記憶装置において、強誘電体の分極低下によるリテンションを改善できるデータ読み出しの最適電圧設定方法を提供する。 - 特許庁

The transistor-type ferroelectric memory includes a IV semiconductor layer 10, an oxide semiconductor layer 20 formed on the IV semiconductor layer 10, a ferroelectric layer 30 formed on the oxide semiconductor layer 20, a gate electrode 40 formed on the ferroelectric layer 30, and a source region 12 and a drain region 14 which are formed on the IV semiconductor layer 10.例文帳に追加

本発明にかかるトランジスタ型強誘電体メモリは、IV族半導体層１０と、前記IV族半導体層１０の上方に形成された酸化物半導体層２０と、前記酸化物半導体層２０の上方に形成された強誘電体層３０と、前記強誘電体層３０の上方に形成されたゲート電極４０と、前記IV族半導体層１０に形成されたソース領域１２およびドレイン領域１４と、 を含む。 - 特許庁

The nonvolatile memory cell comprises: the memory transistor including a semiconductor film formed on a substrate, a buffer film, an organic ferroelectric film, and a gate electrode; and the driving transistor including the buffer film, a gate insulation film, and the gate electrode.例文帳に追加

本発明による不揮発性メモリセルは、基板上に形成された半導体膜、バッファー膜、有機強誘電体膜及びゲート電極を含むメモリトランジスタと；前記基板上に形成された前記半導体膜、前記バッファー膜、ゲート絶縁膜及び前記ゲート電極を含む駆動トランジスタと；を備える。 - 特許庁

A gate electrode is made through a gate insulating film consisting of a ferroelectric film is made between the first active region 17S and the second active region 17D on the well region 11, and a word line 13 is connected to that gate electrode.例文帳に追加

ウェル領域１１の上における第１の活性領域１７Ｓと第２の活性領域１７Ｄとの間には、強誘電体薄膜からなるゲート絶縁膜を介してゲート電極が形成されており、該ゲート電極にはワード線１３が接続されている。 - 特許庁

This ferroelectric memory transistor comprises a substrate including a source region, a gate region and a drain region, a gate stack arranged on the gate region, passivation oxide layers arranged on the substrate and the gate stack, and metallized parts for having each contact with the source/drain regions and the gate stack.例文帳に追加

本発明による強誘電体メモリトランジスタは、ソース領域、ゲート領域およびドレイン領域を有する基板と、ゲート領域上に位置するゲートスタックと、基板とゲートスタック上に位置するパッシベーション酸化物層と、ソース領域、ドレイン領域およびゲートスタックそれぞれへのコンタクトを形成するためのメタライゼーションとを備える。 - 特許庁

The nonvolatile latch circuit comprises a complementary inverter circuit 107 in which an n-ype MFSFET 101 having a ferroelectric thin film at a gate section is combined with a p-type MOSFET 102; and a complementary inverter circuit 108 in which an n-type MFSFET 103 having a ferroelectric thin film at a gate section is combined with a p-type MOSFET 104.例文帳に追加

この発明は、ゲート部に強誘電体薄膜を有するＮ型ＭＦＳＦＥＴ１０１と、Ｐ型ＭＯＳＦＥＴ１０２とを組み合わせた相補型のインバータ回路１０７と、ゲート部に強誘電体薄膜を有するＮ型ＭＦＳＦＥＴ１０３と、Ｐ型ＭＯＳＦＥＴ１０４とを組み合わせた相補型のインバータ回路１０８と、を備えている。 - 特許庁

A transistor switch for power supply comprises an MOSFET, a capacitor provided between a gate of the MOSFET and a first input terminal, and a ferroelectric capacitor provided between the gate of the MOSFET and a second input terminal.例文帳に追加

電源供給用トランジスタスイッチをＭＯＳＦＥＴとし、そのＭＯＳＦＥＴのゲートと第１入力端子間に設けたコンデンサと、前記ＭＯＳＦＥＴのゲートと第２入力端子間に設けた強誘電体コンデンサとを備える。 - 特許庁

A field effect type transistor is constituted of a source region 101, a drain region 102, a channel region 103, a gate insulation film 104, and a floating gate electrode 105, a ferroelectric capacitor 113 is provided on the field effect type transistor through a insulation film.例文帳に追加

ソース領域１０１、ドレイン領域１０２、チャネル領域１０３、ゲート絶縁膜１０４及び浮遊ゲート電極１０５によって電界効果型トランジスタが構成されており、該電界効果型トランジスタの上には絶縁膜を介して強誘電体キャパシタ１１３が設けられている。 - 特許庁

A gate of a selection transistor STR is connected to a write word line WWL, one side of source/drain is connected to a write bit line WBL, and the other side of source/drain is connected to a gate of the ferroelectric transistor.例文帳に追加

選択トランジスタＳＴＲは、書き込みワード線ＷＷＬにゲートが接続され、書き込みビット線ＷＢＬにソース／ドレインの一方が接続され、強誘電体トランジスタのゲートにソース／ドレインの他方が接続されている。 - 特許庁

To provide a semiconductor device having a nonvolatile function by which polarization can be surely generated by applying to a ferroelectric substance capacity an electric field larger than the coercive electric field, the destruction of a gate insulation film be also prevented, and a high voltage is sufficiently applied to a gate electrode, even by electric charge which generate polarization.例文帳に追加

強誘電体容量に抗電界以上の大きな電界を印加して分極を確実に起こさせると共にゲート絶縁膜の破壊を防止し、かつ分極による電荷でもゲート電極に十分大きな電圧を印加できる不揮発性機能を有する半導体装置を提供する。 - 特許庁

A memory cell comprises a dual gate transistor, where a ferroelectric is connected to one gate part, a plurality of the memory cells are connected in series to constitute a memory block, and a plurality of memory blocks are arranged to form a memory cell array.例文帳に追加

一方のゲート部分に強誘電体が接続されたデュアルゲートトランジスタによりメモリセルを構成し、このメモリセルを複数個直列接続してメモリブロックを構成し、このメモリブロックを複数個配置してメモリセルアレイを構成する。 - 特許庁

In a first transistor of which has a gate electrode provided with a ferroelectric film, the gate is connected to a word line, the drain is connected to a bit line, the source is connected to a source line, and the drain and the bit line or the source and the source line are connected through a diode.例文帳に追加

ゲート電極２１に強誘電体膜を具備した第１のトランジスタにおいて、この第１のトランジスタのゲートはワード線に、ドレインはビット線に、ソースはソース線にそれぞれ接続され、ドレインとビット線またはソースとソース線との間にダイオードを介してなされた構成を有する。 - 特許庁

The series capacitor 3 has a ferroelectric capacitor 1 and a paraelectric capacitor 2, and its center electrode is connected to the gate electrode 8 of an FET 4.例文帳に追加

直列キャパシタ３は、強誘電体キャパシタ１と常誘電体キャパシタ２とを有し、その中間ノードがＦＥＴ４のゲート電極８に接続されている。 - 特許庁

A back plane 26 forms a gate region underneath the read transistor 20 with the potential of the back plane affected by polarization of the ferroelectric capacitor.例文帳に追加

バックプレーン２６は読取りトランジスタ２０の下にゲート領域を形成し、バックプレーンの電位は強誘電性キャパシタの分極の影響を受ける。 - 特許庁

A vertical ferroelectric gate field-effect transistor (FeGFET) is provided with a substrate and a first drain/source electrode formed on the top surface of the substrate.例文帳に追加

垂直強誘電体ゲート電界効果トランジスタ（ＦｅＧＦＥＴ）は、基板と該基板の上面上に形成された第１のドレーン／ソース電極とを備える。 - 特許庁

A gate electrode 12, an insulating film 13, and source and drain electrodes 15 and 16 are formed on a substrate 11, and a ferroelectric film 14 is formed on the insulating film 13.例文帳に追加

基板１１上にゲート電極１２、絶縁膜１３、ソース、ドレイン電極１５、１６が形成され、さらに、絶縁膜１３上には強誘電体膜１４が形成されている。 - 特許庁

A second capacitor 213 having a paraelectric film is interposed between a floating electrode 205 configuring the gate of the field effect transistor and a third capacitor 214 with a ferroelectric film.例文帳に追加

電界効果型トランジスタのゲートを構成する浮遊電極２０５と強誘電体膜を有する第３キャパシタ２１４との間に、常誘電体膜を有する第２キャパシタ２１３を挟む。 - 特許庁

Or the second capacitor with a ferroelectric film may be interposed between the floating electrode configuring the gate of the field effect transistor and the third capacitor with the paraelectric film.例文帳に追加

あるいは、電界効果型トランジスタのゲートを構成する浮遊電極と常誘電体膜を有する第３キャパシタとの間に、強誘電体膜を有する第２キャパシタを挟むようにしてもよい。 - 特許庁

A voltage for controlling the polarization state of the ferroelectric film 14 is applied to the gate electrodes 12 and 17, and the source and drain electrodes 15 and 16 detect an amount of an interface current flowing in a channel depending on the polarization state.例文帳に追加

ゲート電極１２、１７は、強誘電体膜１４の分極状態を制御する電圧が印加され、ソース、ドレイン電極１５、１６は、分極状態に応じてチャネルを流れる界面電流の大きさを検出する。 - 特許庁

One side of electrodes of the ferroelectric capacitors 11, 12 and 13 are connected to the gate of the FET 10 and the other side of electrodes are connected to terminals VA, NB and NC respectively.例文帳に追加

強誘電体キャパシタ１１，１２，１３の一方の電極はＦＥＴ１０のゲート電極に接続され、他方の電極はそれぞれ端子ＮＡ，ＮＢ，ＮＣに接続される。 - 特許庁

A second gate electrode on a simple matrix type TFT cell is solid-bonded onto a bit line of a simple matrix type ferroelectric capacitor cell.例文帳に追加

単純マトリクス型強誘電体キャパシタセルのビット線上に単純マトリクス型ＴＦＴセル上の第２ゲート電極とを固体接合する。 - 特許庁

A ferroelectric thin film 102 is arranged between a channel region held between a pair of source and drain of the electric field effect type transistor and a gate electrode for control.例文帳に追加

その電界効果型トランジスタの１対のソース・ドレインに挟まれたチャネル領域と制御用ゲート電極との間には、強誘電体薄膜１０２が配置されている。 - 特許庁

The ferroelectric layer 13 and the optical conductive layer 14 constitute a gate electrode of the nonvolatile optical memory 10, and the semiconductor layer 12 constitutes a channel of the nonvolatile optical memory 10.例文帳に追加

強誘電体層１３及び光伝導体層１４は、不揮発性光メモリ１０のゲート電極部を構成し、半導体層１２は、不揮発性光メモリ１０のチャネル部を構成する。 - 特許庁

A value of a paraelectric capacity C2 is set almost the same or larger than that of a ferroelectric capacitor C1 and is much larger than that of a gate capacitor C3 of the field effect transistor 103.例文帳に追加

常誘電体容量Ｃ２の値は強誘電体容量Ｃ１の値とほぼ同等かそれより大きく、かつ電界効果トランジスタのゲート容量Ｃ３よりも十分大きい値に設定する。 - 特許庁

In this synaptic circuit, a ferroelectric capacitor and a paraelectric capacitor are connected together in series, potential is retained in a serial connection part by the learning signal pulse, and the potential is transmitted by a transmission gate.例文帳に追加

強誘電体キャパシタと常誘電体キャパシタを直列接続させ、学習信号パルスにより直列接続部に電位を保持させ、その電位をトランスミッションゲートで伝達するシナプス回路。 - 特許庁

A first electrode of the access transistor 301 is connected to the first bit line BL0, a second electrode is connected to one end of the ferroelectric capacitor 302, and a gate is connected to a word line WL.例文帳に追加

アクセストランジスタ301の第１電極は第１ビットラインBL0に連結され、第２電極は強誘電体キャパシタ302の一端に連結され、ゲートはワードラインWLに連結される。 - 特許庁

A gate insulating part 2 is allowed to contain core-shell structural particles comprised of a core including a ferroelectric substance and a shell including a paraelectric substance.例文帳に追加

ゲート絶縁部２に、強誘電体物質を含有するコア部と、常誘電体物質を含有するシェル部とからなるコア・シェル構造粒子を含有させる。 - 特許庁

To improve a memory retention property of a semiconductor memory device, which uses a FET where part of the gate is constituted of a ferroelectric layer.例文帳に追加

ゲート部の一部が強誘電体層で形成された電界効果型トランジスタを用いた半導体メモリ素子において、メモリ保持特性を改善することを目的とする。 - 特許庁

To provide a ferroelectric gate field-effect tranisistor and a nonvolatile memory architecture, formed using it.例文帳に追加

強誘電体ゲート電界効果トランジスタ・デバイス、およびこのデバイスを使用する不揮発性メモリ・アーキテクチャを形成するための技術を提供する。 - 特許庁

To solve such a trouble that a logical value "H" is always outputted to an output terminal OG independently of on/off of a (n) type MOS transistor in a conventional nonvolatile latch circuit using a ferroelectric gate capacitor.例文帳に追加

強誘電体ゲートキャパシタを用いた従来の不揮発性ラッチ回路では、ｎ型ＭＯＳトランジスタのオン・オフに拘わらず、出力端子ＯＧには常に論理値”Ｈ”が出力されてしまうこと。 - 特許庁

Impurity diffusion layers 4, a buffer insulating layer 4 composed of (Ce, Zr)O2 (or CeO2), the second ferroelectric layer 5 comprising Bi3TiNbO9, the first ferroelectric layer 6 consisting of Bi4Ti3O12, and a gate electrode 7 composed of polysilicon are laminated successively in an active region surrounded by the LOCOS film 2 of a silicon substrate 1.例文帳に追加

シリコン基板１のＬＯＣＯＳ膜２によって囲まれる活性領域には、不純物拡散層４と、（Ｃｅ，Ｚｒ）Ｏ_2 （又はＣｅＯ_2 ）からなるバッファ絶縁層４と、Ｂｉ_3 ＴｉＮｂＯ_9 からなる第２の強誘電体層５と、Ｂｉ_4 Ｔｉ_3 Ｏ__12からなる第１の強誘電体層６と、ポリシリコンからなるゲート電極７とが順に積層されている。 - 特許庁

The organic ferroelectric memory 100 comprises a memory cell 114 of thin film transistor structure and a thin film transistor 112 for controlling the memory cell 114, wherein the memory cell 114 is formed above the thin film transistor 112 and includes an organic semiconductor layer 140, an organic ferroelectric layer 150, a gate electrode 160, a source electrode 120, and a drain electrode 122.例文帳に追加

本発明にかかる有機強誘電体メモリ１００は、薄膜トランジスタ構造のメモリセル１１４および当該メモリセル１１４を制御する薄膜トランジスタ１１２を有し、前記メモリセル１１４は、前記薄膜トランジスタ１１２の上方に形成され、かつ、有機半導体層１４０と、有機強誘電体層１５０と、ゲート電極１６０と、ソース電極１２０と、ドレイン電極１２２とを含む。 - 特許庁

The MFS type field effect transistor 100 includes a semiconductor layer 10, a PZT-based ferroelectric layer 15 formed on the semiconductor layer 10, a gate electrode 16 formed on the PZT-based ferroelectric layer 15, and impurity layers 14, which are formed on the semiconductor layer 10 and constitutes a source or drain.例文帳に追加

ＭＦＳ型電界効果型トランジスタ１００は、半導体層１０と、半導体層１０の上に形成されたＰＺＴ系強誘電体層１５と、ＰＺＴ系強誘電体層１５の上に形成されたゲート電極１６と、半導体層１０に形成された、ソースまたはドレインを構成する不純物層１４と、を含む。 - 特許庁

The semiconductor memory comprises a field effect transistor using the interface of a ferroelectric film 3 and a semiconductor film 4 as a channel and having a gate electrode 2 to which a voltage for controlling the polarization state of the ferroelectric film 3 is applied, and source and drain electrodes 5 and 6 provided at both ends of the channel and detecting a current flowing on the channel depending on the polarization state.例文帳に追加

強誘電体膜３と半導体膜４との界面をチャネルとする電界効果トランジスタで構成され、強誘電体膜３の分極状態を制御する電圧が印加されるゲート電極２と、チャネルの両端に設けられ、分極状態に応じてチャネルを流れる電流を検出するソース、ドレイン電極５、６とを備えている。 - 特許庁

A ferroelectric film 13 and a paraelectrics film 16 are laminated on a substrate 11 through a semiconductor film 14 and the first gate electrode 12 of a first field effect transistor (MFSFET) is formed at the side of the ferroelectric film 13 while the second electrode 17 of a second field effect transistor (MISFET) is formed at the side of the paraelectrics film 16.例文帳に追加

基板１１上に、強誘電体膜１３と常誘電体膜１６とが、半導体膜１４を介して積層されて形成されており、強誘電体膜１３側には、第１の電界効果トランジスタ（ＭＦＳＦＥＴ）の第１のゲート電極１２が形成され、常誘電体膜１６側には、第２の電界効果トランジスタ（ＭＩＳＦＥＴ）の第２のゲート電極１７が形成されている。 - 特許庁

There are a source electrode 15 and a drain electrode 16 provided on the semiconductor layer 12 such that the central portions thereof extend to the downside of the ferroelectric layer 13, and further there is a gate electrode 17 provided on the optical conductive layer 14.例文帳に追加

半導体層１２上には、突出した中央部が強誘電体層１３の下側に延在するようにして形成されたソース電極１５及びドレイン電極１６を設けるとともに、光導電層１４上にはゲート電極１７を設ける。 - 特許庁

The gate stack comprises a High-k insulator element including a first High-k cup and a second High-k cup, a ferroelectric element encapsulated by the High-k insulator element, and an upper electrode arranged on the the High-k insulator element.例文帳に追加

ゲートスタックは、第１のＨｉｇｈ−ｋカップと第２のＨｉｇｈ−ｋカップとを含むＨｉｇｈ−ｋ絶縁体素子と、Ｈｉｇｈ−ｋ絶縁体素子にカプセル化された強誘電体素子と、Ｈｉｇｈ−ｋ絶縁体素子の上部に位置する上部電極とを含む。 - 特許庁

The integrated circuit apparatus is provided with a memory cell having a cell transistor in which a word line is connected to a gate, and a ferroelectric capacitor in which electrodes of one end and the other end are connected respectively between a source and a drain of the cell transistor, and the memory cell has a memory cell block in which a plurality of memory cells are connected in series.例文帳に追加

ワード線がゲートに接続されたセルトランジスタと、セルトランジスタのソースとドレインとの間に一端と他端の電極がそれぞれ接続された強誘電体キャパシタとを有するメモリセルを備え、このメモリセルが複数個直列に接続されたメモリセルブロックを有する。 - 特許庁

By reducing the size of a mask for etching, the area of a capacitor of the MFM section which consists of a first electrode, ferroelectric thin film, and second electrode can be made smaller than the area of a capacitor of the MIS section which consists of a substrate, gate insulation film, and the first electrode, by one and the same mask.例文帳に追加

エッチング時にマスクのサイズが小さくなるようにすることで、1つのマスクで第1の電極と強誘電体薄膜と第2の電極からなるMFM部のキャパシタの面積を、基板とゲート絶縁膜と第1の電極からなるMIS部のキャパシタ面積より小さくすることが可能となる。 - 特許庁

A one-transistor semiconductor memory can be obtained wherein the ferroelectric film like a PZT film is crystallized on an SiO2 insulating film like a gate oxide film or silicon by using the flash lamp, in the state that interface reaction is restrained.例文帳に追加

またフラッシュランプを用いてゲート酸化膜などのＳｉＯ_2 絶縁膜あるいはシリコン上に界面反応を抑制した状態でＰＺＴ膜などの強誘電体膜を結晶化した１トランジスタタイプの半導体メモリが得られる。 - 特許庁

The multiple imposition TFT substrate has a plurality of TFT substrate regions disposed on the substrate and is used for the liquid crystal display elements using the ferroelectric liquid crystal, wherein gate lines and source lines are insulated from each other.例文帳に追加

本発明は、基板上に複数のＴＦＴ基板領域が配置され、強誘電性液晶を用いた液晶表示素子に用いられる多面付けＴＦＴ基板であって、ゲート線およびソース線が絶縁されていることを特徴とする多面付けＴＦＴ基板を提供することにより、上記目的を達成するものである。 - 特許庁

This field-effect semiconductor memory 10 is composed of a structure, wherein a semiconductor substrate 11, a source-drain region 12, ferroelectric 13 and dielectric 14 formed in a trench 17, a gate electrode 15 and a source-drain electrode 16 disposed there, and the film thickness of the dielectric 14 is thin at the bottom face of the trench 17 and thick at the side face.例文帳に追加

電界効果型半導体メモリ装置10は、半導体基板11，ソ−ス・ドレイン領域12，溝17に形成された強誘電体13および誘電体14，ゲ−ト電極15，ソ−ス・ドレイン電極16を配置した構造からなり、そして、誘電体14の膜厚が、溝17の底面で薄く、側面で厚くした構造からなる。 - 特許庁

The buffer films 14 and 24 of an N-channel MOS transistor and a P-channel MOS transistor which are adjacent to each other are formed integrally, an intermediate metal film 16 is formed on the buffer film of integral structure, and ferroelectric films 12 and 22 and gate electrodes 13 and 23 are provided to the transistors respectively.例文帳に追加

隣接するｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとのバッファ膜１４、２４を一体とし、そのバッファ膜上に中間金属膜１６を設け、それぞれのトランジスタの強誘電体膜１２、２２、ゲート電極１３、２３を設ける。 - 特許庁