「interface trap」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

To provide an oxide film formation method for a semiconductor element capable of reducing the density of interface trap charge and oxide trap charge.例文帳に追加

本発明は、インタフェーストラップチャージ及びオキサイドトラップチャージの密度を減らすことが可能な半導体素子の酸化膜形成方法を提供する。 - 特許庁

To provide a method of forming a thin film in which the interface property of a silicon substrate and a silicon oxide film is good, and which produces the thin film with good low interface trap density.例文帳に追加

低温で、シリコン基板とシリコン酸化膜との界面特性が良好であり、低界面トラップ密度の良質な薄膜を作製する薄膜形成方法を提案する。 - 特許庁

The interface between the first and second layers may have an interfacial trap density which is lower than 1010 cm-2 eV.例文帳に追加

第１及び第２の層間の界面は、１０^１０ｃｍ^−２ｅＶより低い界面トラップ密度を持つことを特徴とする。 - 特許庁

Undesirable charge storage in a silicon/oxide interface is immobilized by forming a trap center on a silicon surface.例文帳に追加

シリコン表面にトラップ用中心を作ることによって、シリコン／酸化物界面における好ましくない蓄積電荷が不動にされる。 - 特許庁

The density of an interface trap is decreased, because undesirable formations of interface compounds at the time of growing the dielectric and thereafter is suppressed, by providing interfaces in which the non-oxygen chalcogen is rich.例文帳に追加

非酸素カルコゲンに富んだ界面を設けることによって、誘電体成長時およびその後の望ましくない界面化合物の形成が抑制され、界面トラップの密度が低下する。 - 特許庁

To provide a structure of a semiconductor device which can suppress hysteresis caused by a charge trap while reducing an interface level, and to provide a method of manufacturing the same.例文帳に追加

界面準位を低減しつつ、電荷トラップに起因するヒステリシスを抑制できる半導体装置の構造およびその製造方法を提供する。 - 特許庁

Forming the nitride film SIN with a hydrogen-free from causes the interface trap in the neighborhood of the structure transition layer to contribute to charge accumulation more than before.例文帳に追加

窒化膜ＳＩＮを水素フリーの膜で形成すると、構造遷移層付近の界面トラップが今まで以上に電荷蓄積に寄与するようになる。 - 特許庁

Alternatively, the process can be managed by using an MIS capacitor in place of the transistor and measuring the flat band voltage, midgap voltage or interface trap thereof.例文帳に追加

トランジスタの代わりに、ＭＩＳキャパシタを使用し、そのフラットバンド電圧、ミッドギャップ電圧又は界面トラップ量を測定して工程管理に当てる事も出来る。 - 特許庁

An I/O trap SMI is utilized as a program interface for starting an I/O emulation routine, and a software SMI to be periodically published is utilized as a program interface for starting an I/O address change detecting routine.例文帳に追加

Ｉ／ＯトラップＳＭＩはＩ／Ｏエミュレーションルーチンを起動するためのプログラム・インタフェースとして利用され、また定期的に発行されるソフトウェアＳＭＩは、Ｉ／Ｏアドレス変更検出ルーチンを起動するためのプログラム・インタフェースとして利用される。 - 特許庁

The interface board 17b is mounted on a housing 3b for supporting a print head 15 through an air trap 11 on the side opposite to an actuator 15a substantially in parallel therewith.例文帳に追加

そのインターフェイス基板１７ｂは、印字ヘッド１５を支持する支持筺体３ｂに、エアトラップ１１を挟んでアクチュエータ１５ａの反対側にほぼ平行に設けられる。 - 特許庁

In this way, the program/deletion characteristics are improved, the density of an interface trap is reduced, the threshold value voltage shift is improved, and thus the electrical characteristics of the device are improved.例文帳に追加

かくしてプログラム／消去特性が改善され、インターフェーストラップの密度が減少し、しきい値電圧シフトが改善され、素子の電気的特性が改善される。 - 特許庁

To provide an SiC semiconductor device which greatly reduces a trap level on an SiC/SiO_2 interface, has high dielectric strength and low leakage current, and has stable threshold voltage.例文帳に追加

ＳｉＣ／ＳｉＯ_2界面のトラップ準位を大幅に低減し、高絶縁耐力、低リーク電流で、かつ閾値電圧が安定したＳｉＣ半導体装置の提供を目的とする。 - 特許庁

The ion produced in this way is taken out through an interface 4 and focused by an ion lens 6, and introduced into an ion-trap type mass analysis part 7.例文帳に追加

そのようにして生成されたイオンはインタ−フエ−ス４を介して取り出され、さらにイオンレンズ６によって収束されてイオントラップタイプの質量分析部７に導入される。 - 特許庁

The Hall generated in the NTCDA layer 4 by light application shifts within the NTCDA layer 4 from the ITO layer 3, and is accumulated as a trap Hall at the interface to an LiF layer 5.例文帳に追加

光照射によりＮＴＣＤＡ層４内で生成したホールは、ＩＴＯ電極３からＮＴＣＤＡ層４内を移動し、ＬｉＦ層５との界面にトラップホールとして蓄積される。 - 特許庁

At least at a part 4 of the tunnel insulation film 5 in the vicinity of an interface with the semiconductor substrate 1, there provided is an electric charge trap level at which an electronic potential is higher than a Fermi level of the semiconductor substrate 1.例文帳に追加

トンネル絶縁膜５のうち少なくとも半導体基板１との界面付近の一部４には、電子ポテンシャルが半導体基板１のフェルミレベルよりも高い電荷トラップ準位が設けられている。 - 特許庁

The system trap 20 may be separated via an interface into an integral first assembly unit 45 and an integral maintenance assembly unit 47 which comprises the essential wear and tear parts.例文帳に追加

蒸気トラップ２０は、一体化した第１の組立体ユニット４５と、本質的に磨耗や傷を有する部品を含む一体化したメンテナンス組立体ユニット４７とを、接続部を介して分離することができる。 - 特許庁

To improve data maintenance characteristics of a nonvolatile memory element of variable resistance type, having a laminate structure comprising a lower electrode, metal oxide and an upper electrode by reducing the probability of detrapping of electric charges from interface trap.例文帳に追加

下部電極と金属酸化物と上部電極の積層構造を有する可変抵抗型の不揮発性記憶素子において、電荷が界面トラップからデトラップする確率を低減してデータ保持特性の改善を図る。 - 特許庁

During this process, by exposing the first electrode 20 under the plasma of pure nitrogen, the partial oxidization of the first electrode 20 is prevented and the density of the charge trap on an electrode/dielectric interface is reduced.例文帳に追加

この工程中第１の電極２０を純窒素のプラズマに露出することにより、第１の電極２０の部分的な酸化が防止され、電極／誘電体インタフェースにおける電荷トラップの密度が低減される。 - 特許庁

To suppress deterioration in power occurring at an electron trap caused by existence of an oxide layer containing P (phosphorus) formed on the interface of the surface of a recess and a gate electrode in a high output power FET of a compound semiconductor.例文帳に追加

化合物半導体の高出力パワーＦＥＴにおいて、リセス表面とゲート電極の界面に形成されるＰ（リン）を含んだ酸化物層が存在することにより生じる電子トラップで起こるパワー劣化を小さくする。 - 特許庁

A nonvolatile memory cell 1 includes a channel 5 constituted of an organic semiconductor, a gate insulating film 3 and a transistor structure constituted of a gate electrode, a source electrode and a drain electrode, and a trap 8 of carrier is formed on or near an interface of the channel 5 and the gate insulating film 3.例文帳に追加

不揮発性記憶素子１は、有機半導体からなるチャンネル５とゲート絶縁膜３とゲート電極とソース電極とドレイン電極とからなるトランジスタ構造を有し、チャンネル５とゲート絶縁膜３との界面又は界面近傍に、キャリアのトラップ８が形成されている。 - 特許庁

When the impurity concentration only on the channel interface is reduced and the concentration in the rear of the substrate 11 is raised, unevenness of current flowing through a conduction channel is relaxed while sustaining the threshold voltage Vth at a predetermined level, and variation in threshold ΔVth due to trap can be controlled.例文帳に追加

チャネル界面の不純物濃度のみ低下させ、基板１１の奥の濃度を上昇させることで、しきい値電圧Ｖｔｈを所定の電圧に保ちながら、導電チャネルを流れる電流の不均一性を緩和してトラップによるしきい値変動ΔＶｔｈを抑制することができる。 - 特許庁

A gate insulating film 6 and a gate electrode 8 are laminated on a semiconductor channel forming region 1a provided onto the surface of a substrate, and a charge storage means (a carrier trap in a nitride film 12 and near to an interface with a top insulating film) which is dispersed in a two-dimensional manner in the gate insulating film 6 is provided.例文帳に追加

基板表面に設けられた半導体のチャネル形成領域１ａ上にゲート絶縁膜６とゲート電極８が積層され、ゲート絶縁膜６内に平面的に離散化された電荷蓄積手段（窒化膜１２膜中、およびトップ絶縁膜との界面付近のキャリアトラップ）を有する。 - 特許庁

Further, a dopant reducing trap density of electric charges moving in and out of the charge storage layer 7 through the tunnel insulating film 6 is introduced into a region 7a on the side of an interface with the tunnel insulation film 6, or introduced into the region 7a to higher density than into another region 7b.例文帳に追加

また、電荷蓄積層７には、トンネル絶縁膜６を介して内部に出入りする電荷のトラップ密度を低減させるドーパントがトンネル絶縁膜６との界面側の領域７ａに導入されているか、もしくは領域７ａにはそれ以外の領域７ｂに比べてドーパントが高い濃度で導入されている。 - 特許庁

To provide a variable conductance heat pipe exhibiting excellent controllability of heat radiation in which radiation starting temperature can be sustained at a constant level, by preventing a gas trap part from having an abnormally high temperature or the volume of working fluid working as a heat pipe from decreasing to have an effect on the movement of interface between the vapor of the working liquid and noncondensible gas.例文帳に追加

ガス溜め部が異常に高温になったり、ヒートパイプとして作動する作動流体の量が減少して作動流体の蒸気と不凝縮性ガスの界面の移動に影響を及ぼすことを防止して、放熱開始温度を所定の温度に維持することができる放熱制御性に優れた可変コンダクタンスヒートパイプを提供する。 - 特許庁

To obtain accurate results without substantially increasing calculation time, required memory, etc., for a polycrystalline thin film transistor containing a crystal grain boundary with a high trap density and a MOS interface in a device simulation method of dividing a semiconductor element into a mesh and solving physical equations such as potential equations, carrier continuity equations, etc., by each mesh.例文帳に追加

半導体素子をメッシュに分割し、各メッシュで電位方程式・キャリア連続方程式等の物理方程式を解く、デバイスシミュレーション方法において、トラップ密度の高い結晶粒界やMOS界面を含む多結晶薄膜トランジスタに対しても、計算時間や必要メモリ等の大幅な増加なしに、正確な結果を与える、デバイスシミュレーション方法を、実現することを目的とする。 - 特許庁