「memory divider」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The disclosed divider methodology permits the design of advanced circuit functions, such as double data rate memory operations, without the need for additional clock signal sources.例文帳に追加

開示される除算方法は、付加的なクロック信号ソースの必要なしに、ダブル・データ・レート・メモリ動作のような、高度な回路関数の設計を可能にする。 - 特許庁

Upon receiving the data write command, the FIFO type memory S3 stores the required line average concentration based on the continuous input data from an analog divider S2.例文帳に追加

データ書込み指令を受けると、ＦＩＦＯ型メモリＳ３は、除算器Ｓ２からの連続的な入力データから必要なライン平均濃度を記憶する。 - 特許庁

The relay apparatus 100 is provided with a transmission data memory unit 103 with queues of a number that is a common divider of transmission periods of a plurality of transmission data.例文帳に追加

中継装置１００は、複数の送信データの送信周期の公約数となる数のキューを有する送信データ記憶部１０３を備える。 - 特許庁

The clock generator is composed of a TCXO 1 to be controlled by an AFC circuit 12, a 1st frequency divider 2, a VCO 3, a 2nd frequency divider 4, a phase comparator 5, a charge pump 6, a memory (ROM) 11, a computing section 10, a register 8 and a temperature sensing section 9.例文帳に追加

ＡＦＣ回路１２により制御されるＴＣＸＯ１と、第１分周器２、ＶＣＯ３、第２分周器４、位相比較器５、チャージポンプ６、メモリ（ＲＯＭ）１１、計算部１０、レジスタ８および温度検知部９より構成される。 - 特許庁

In other words, when a digital filter is used as the channel divider 3, the same coefficient data is written in a right coefficient memory 4 and a left coefficient memory 5 being coefficient memories for both right and left systems.例文帳に追加

つまり、デジタルフィルタをチャネルデバイダ３として使用する場合は、左右の両系統の係数メモリであるＲｉｇｈｔ係数メモリ４およびＬｅｆｔ係数メモリ５に、同じ係数データを書込むことになる。 - 特許庁

An 8-bit signal related to the brightness among picture signals stored in a picture memory 51 is divided into higher order 4-bits and lower order 4-bits by a signal divider 52.例文帳に追加

画像メモリ５１に蓄積されている画像信号のうちの輝度に関する８ビットの信号は、信号分割器５２により上位４ビット、下位４ビットに分割される。 - 特許庁

Shading data stored in a shading memory 1 are read out and converted to an analog signal VSD by a D/A converter 2, on the other hand, an input image signal VIN is sampled/held by a sample-and-hold circuit 3, that output VSH is applied to a divider 4, and dividing of VSD/VSH is performed by the divider 4.例文帳に追加

シェーディングメモリ１に記憶しているシェーディングデータを読み出し、Ｄ／Ａ変換器２でアナログ信号Ｖ_SDに変換し、一方入力画像信号Ｖ_INをサンプルホールド回路３でサンプルホールドし、その出力Ｖ_SHを除算器４に加え、除算器４でＶ_SD／Ｖ_SHの除算を行う。 - 特許庁

Each of the circuits 5, 25 is provided with a phase information generating circuit 4, a memory circuit 6, a phase number generating circuit 7, a control circuit 8, a sampling circuit 10, a 1/M frequency division counter 11 and a frequency divider circuit 12.例文帳に追加

これらの回路５、２５は、位相情報発生回路4、メモリ回路6、位相番号発生回路７、制御回路8、標本化回路10、Ｍ分周カウンタ11および分周回路12を備える。 - 特許庁

When an address by which a memory 2 is accessed is inputted, a high level clock select signal S is outputted from an address decoder 11, and a frequency divider 12 is stopped, and a clock signal CK is supplied from a clock selector 13 to a bus control state machine 14 as a bus clock BCK so that the memory 2 can be controlled.例文帳に追加

メモリ２がアクセスされるアドレスが入力されるとアドレスデコーダ１１からハイレベルのクロックセレクト信号Ｓが出力され、分周器１２が停止し、クロックセレクタ１３からクロック信号ＣＫがバスクロックＢＣＫとしてバス制御ステートマシン１４に供給され、メモリ２が制御される。 - 特許庁

An adder 30 and a divider 40 generate average data of the number T of images out of a group of T+1 images received by a frame memory 20, and a subtractor 50 generates difference data between the one remaining image and the average data.例文帳に追加

加算器３０および除算器４０により、フレームメモリ２０に入力されたＴ＋１枚の画像群のうちのＴ個の画像の平均データを作成し、残りの１個の画像と平均データとの差分データを減算器５０で作成する。 - 特許庁

When an N-value data latch circuit 6 receives N-value data denoting a frequency division number, a frequency divider 5 multiplies the output signal of a VCO 4 by (1/N) and a memory 7 outputs a voltage VC stored in an address corresponding to the frequency division number N.例文帳に追加

Ｎ値データラッチ回路６に分周数を示すＮ値データが入力されると、分周器５がＶＣＯ４の出力信号を（１／Ｎ）倍すると共に、メモリ７が分周数Ｎに対応するアドレスに格納されている電圧ＶＣを出力する。 - 特許庁

This memory is provided with a VBB level changing circuit 12 shallowing negative voltage VBB applied as substrate voltage in accordance with shift to a self-refresh mode and a refresh cycle frequency divider 10 lengthening a self-refresh period in accordance with shift to the self-refresh mode.例文帳に追加

セルフリフレッシュモードへの移行に応じて基板電圧として印加される負電圧ＶＢＢを浅くするＶＢＢレベル変更回路１２と、セルフリフレッシュモードへの移行に応じてセルフリフレッシュの周期を長くするリフレッシュサイクル分周器１０とを設けた。 - 特許庁

Then adder circuits 43, 48, a multiplier circuit 44, a divider circuit 45 correct the black level D0-b stored in a memory 42 by their arithmetic operations to obtain black correction reference data D2-b after the correction and the image data Dshb0 are obtained by the black correction reference data D2-b.例文帳に追加

そこで、メモリ４２に記憶されている黒レベル値Ｄ0_bを、加算回路４３，４８、乗算回路４４、除算回路４５による演算で補正して、この補正後の黒補正基準データＤ2_bを求め、この黒補正基準データＤ2_bにより画像データＤshb0を求める。 - 特許庁

Then an accumulation register 16 accumulates values obtained by multiplying the data values accumulated in the line memory 13 by the column direction distances "1", "2", "2" of the original display pixels existing in the unit areas in the column direction and a divider 17 divides the accumulated data value by the area of each unit area.例文帳に追加

それから、ラインメモリ１３に累積されたデータ値に、単位領域内に存在する元表示の画素の列方向距離「１」，「２」，「２」を乗じた値を累積レジスタ１６により列方向に累積し、その累積されたデータ値を、除算器１７により単位領域の面積で除算する。 - 特許庁

A selector 111 selects AND output 106 of the signals 102, 103 or AND output 105 of the signals 103, 104 by using a phase of the output signal from the clock divider 112 to output the selected AND output as a write enable signal 108 to be input to the memory.例文帳に追加

セレクタ１１１は、信号１０２と１０３とのＡＮＤ出力１０６または信号１０３と１０４とのＡＮＤ出力１０５を、クロック分周器１１２の出力信号の位相を用いて選択した後、メモリ入力用のライトイネーブル信号１０８として出力する。 - 特許庁

In the clock signal output circuit 11, data obtained by counting periods of a reference clock signal PREF by a ring oscillator 1 and a period counter 5 are stored in a storage memory 12, and a divider 7 and a system clock generation part 9 perform, through a selector 13, arithmetic processing based on the data stored in the storage memory 12 to generate and output the multiplied clock signal.例文帳に追加

記憶用メモリ１２に、基準クロック信号ＰＲＥＦの周期をリングオシレータ１及び周期カウンタ５によりカウントしたデータを記憶させ、クロック信号出力回路１１は、セレクタ１３を介すことで、除算器７及びシステムクロック生成部９が記憶用メモリ１２に記憶させたデータに基づいて演算処理を行い、逓倍クロック信号を生成して出力する。 - 特許庁

The retrieved packet is read at each packet unit and multiplexed on a time axis by a packet multiplex processor 3 after storage into a buffer memory 2 for packet multiplex at each HW, then inputted to a common part 11 consisting of a data link layer processor 4, a page divider 5, INF part 6 of data link layer processing and VOQ processor 8.例文帳に追加

抽出されたパケットは、各ＨＷ毎にパケット多重用バッファメモリ部２に蓄積された後、パケット単位で読み出されてパケット多重処理部３により時間軸上にパケット多重されて、データリンクレイヤ処理部４、ｐａｇｅ分割部５、ネットワークレイヤ処理ＩＮＦ部６、ＶＯＱ処理部８からなる共通部１１へ入力される。 - 特許庁

The self refresh module includes the oscillator constituted so as to supply a first signal having a first frequency, a trimming divider constituted so as to supply a second signal having a second frequency by trimming the first signal, and a temperature sensor constituted so as to supply a temperature signal by sensing the temperature of a memory device.例文帳に追加

セルフリフレッシュモジュールは、第１の周波数を有する第１の信号を供給するように構成された発振器と、上記第１の信号をトリミングして、第２の周波数を有する第２の信号を供給するように構成されたトリミング分周器と、上記メモリデバイスの温度を感知して、温度信号を供給するように構成された温度センサとを有している。 - 特許庁