「parallel arithmetic」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

A global processor 10 executes, at prescribed timing, parallel addition processing of controlling an ALU (Arithmetic Logic Unit) 14 so that the count value C12 is accumulated to a count value C15 stored in the corresponding counter register 15, and the global processor 10 performs such control as to reset the count value C12 stored in each micro-counter 12.例文帳に追加

グローバルプロセッサ１０は、所定のタイミングで、カウント値Ｃ１２を、対応するカウンタレジスタ１５に格納されたカウント値Ｃ１５に累積加算するようにＡＬＵ１４を制御する並列加算処理を実行し、各マイクロカウンタ１２に格納されたカウント値Ｃ１２をリセットするように制御する。 - 特許庁

This SIMD type parallel processor is provided with an individual constant register 210 for setting a value proper to the processor element from the outside, and an arithmetic unit 120 for performing an operation on the basis of the value proper to the processor element, which is set in the register 210, and an instruction 60 being common to processor elements.例文帳に追加

外部からプロセッサエレメント固有の値を設定する個別定数レジスタ２１０と、個別定数レジスタ２１０に設定されたプロセッサエレメント固有の値とプロセッサエレメント共有の命令６０とに基づいて演算を行う演算器１２０とを備えるよう構成した。 - 特許庁

The management device 1 decides a division number V for task division based on a total number of parallel processing T when making the arithmetic processing devices perform the conversion process, an upper limit on a number of pages of the page data 5 to be included in one task 81 and the number of pages of the page data 5 included in an output job 8.例文帳に追加

管理装置１が、変換処理を行わせる際の並行処理総数Ｔと、１個のタスク８１に含ませるページデータ５のページ数の上限と、出力ジョブ８に含まれるページデータのページ数とに基づいて、タスク分割する際の分割数Ｖを決定する。 - 特許庁

The weight arithmetic unit that a reception device 1 has performs series-parallel conversion on a pilot signal part of a radio signal, and performs M-point (N>M) Fourier transformation on the series-parallel converted pilot signal part to calculate estimated values of a correlation matrix of received signal vectors including radio signals received by respective antenna elements as elements by frequency components based upon the Fourier-transformed pilot signal part.例文帳に追加

受信装置１が備えるウェイト演算装置は、無線信号のパイロット信号部分を直並列変換し、直並列変換したパイロット信号部分にＭポイント（Ｎ＞Ｍ）のフーリエ変換を行い、フーリエ変換したパイロット信号部分に基づき、各アンテナ素子により受信される無線信号を要素とする受信信号ベクトルの相関行列の推定値を周波数成分ごとに算出する。 - 特許庁

The viterbi decoder is provided with a maximum likelihood path metric detector 50 for detecting a maximum likelihood path metric from a pass-metric storage device in a process for executing ACS operation by the parallel ACS arithmetic unit and a maximum likelihood pass-metric storage device 60 for storing and resetting the maximum likelihood path metric in accordance with control.例文帳に追加

本発明のビタビ復号装置は、パラレルＡＣＳ演算装置においてＡＣＳ演算をする過程で、パスメトリック記憶装置４０から最尤パスメトリックを検出する最尤パスメトリック検出装置５０と、その最尤パスメトリックを制御に従い、保持及びリセットする最尤パスメトリック記憶装置６０を具備する。 - 特許庁

In this parallel computer system, a network control unit (PNU) 4, that a certain arithmetic processor 10 (11, 12 or 13) has, accesses the main storage device by operating an output port while adding memory configuration information, which is held by the PNU 4, to a PNU routing address, which is one part of memory access addresses, for determining the output port.例文帳に追加

並列計算機システムにおいて、ある演算処理装置１０（１１、１２、１３）が持つ網制御装置（ＰＮＵ）４は、メモリアクセスアドレスの一部であり、出力ポートを決定するためのＰＮＵルーティングアドレスに、ＰＮＵ４が保持しているメモリ構成情報を付加して出力ポートを操作し、主記憶装置をアクセスする。 - 特許庁

Then an H2 multiplication section 35, an H4 multiplication section 36, an H8 multiplication section 37, and an H128 multiplication section 41 are placed in parallel with an input stage of an inverse element arithmetic section 33c and multiplying all data outputted from the multiplication sections obtains αi=(α-i)254.例文帳に追加

そして、それらの乗算を行うＨ^２乗算部３５，Ｈ^４乗算部３６，Ｈ^８乗算部３７，…，Ｈ^１２８乗算部４１を逆元演算部３３ｃの入力段に並列に配置し、それらの各乗算部より出力されるデータを全て乗じ合わせることでα^ｉ＝（α^−ｉ）^２５４を求める。 - 特許庁

Data used for the following operations are transferred to the data buffer (9) in parallel with the operation actions by the operation part (3), so that the operation part (3) is allowed operation constantly without being interrupted by inner transfer actions of arithmetic data to the data buffer (9) and allowed executing efficiently the SIMD operation.例文帳に追加

ＳＩＭＤ演算部による演算動作に並行してデータバッファには以降の演算に用いるデータが転送されるから、ＳＩＭＤ演算部はデータバッファへの演算データの内部転送動作によって演算動作が中断されず、間段なく演算動作を行うことができ、ＳＩＭＤ演算を効率的に行うことができる。 - 特許庁

The detector comprises magnetic sensors 1A, 1B, disposed in parallel in the rotating direction of a body of rotation 14 and an arithmetic processor 4 for selecting either the magnetic sensor 1A or 1B, and detects the absolute rotation angle of the body of rotation 14, based on the position detected by the selected sensor 1A or 1B.例文帳に追加

回転体１４の回転方向に磁気センサ１Ａと並設された磁気センサ１Ｂと、磁気センサ１Ａ又は１Ｂのいずれか一方を選択する演算処理部４とを備え、選択された磁気センサ１Ａ又は１Ｂで検出された位置に基づいて回転体１４の絶対回転角度を検出する。 - 特許庁

A parallel arithmetic module includes a plurality of PEs (Processor Elements) 13; an A bank 14 and a B bank 15 provided in conformation to the plurality of PEs 13 to store data to be used when the plurality of PEs 13 perform operations; and an I/O bank 16 which is provided in conformation to the plurality of PEs 13 and performs data transfer with an external memory.例文帳に追加

並列演算モジュールは、複数のＰＥ１３と、複数のＰＥ１３に対応して設けられ、複数のＰＥ１３が演算を行なう際に用いられるデータを記憶するＡバンク１４およびＢバンク１５と、複数のＰＥ１３に対応して設けられ、外部メモリとの間でデータ転送が行なわれるＩＯバンク１６とを含む。 - 特許庁

The surface unevenness inspection apparatus includes a line sensor 2, an illumination device 1 for generating contrast patterns with a plurality of phases in parallel with the line sensor 1 and an arithmetic unit 5 for combining linear imaging data imaged by the line sensor 2 with a frame image and is configured so that contrast patterns with a plurality of phases having different irradiation angles are applied to the same imaging target line.例文帳に追加

ラインセンサ２、ラインセンサと並行で、複数位相の明暗パターンを生成する照明装置１、ラインセンサで撮像された線状の撮像データをフレーム画像に合成する演算装置５を具備し、同一の撮像対象ラインに対し、照射角度の異なる複数位相の明暗パターンが照明されるように構成される。 - 特許庁

To realize a viterbi decoder having improved characteristics/ performance due to high integration and small power consumption while having a normalized circuit capable of preventing generation of an overflow problem due to the accumulation of path metrics in an ACS arithmetic unit having parallel constitution capable of executing high-speed ACS operation even when restriction length is increased or the number of decoding bits is increased.例文帳に追加

拘束長の増大や、復号ビット数の増加に対し、高速なＡＣＳ演算を可能にするパラレル構成のＡＣＳ演算装置において、パスメトリックの累積によるオ−バ−フロ−の問題を防止する正規化回路を有しながら、高集積化、低消費電力化による特性・性能の向上を実現するビタビ復号装置を提供する。 - 特許庁

The artificial differential amplifier circuit 1 is constituted by using two identical amplifiers 2 and 3 which amplify a pair of input signals correspondingly without using any differential pair and such an artificial differential amplifier circuit 1 is used for respective arithmetic circuits 25 of A/D converting circuits AD1 to ADm of a parallel pipeline type A/D converter 10.例文帳に追加

差動対を使用することなく、一対の入力信号を対応して増幅する同一の２つの増幅器２，３を用いて擬似的な差動増幅回路１を形成し、このような擬似差動増幅回路１を並列パイプライン型Ａ／Ｄ変換器１０におけるＡ／Ｄ変換回路ＡＤ１〜ＡＤｍの各演算回路２５に使用するようにした。 - 特許庁

A serial circuit of a resistor R11 and an MOSFET Q1 and a serial circuit of a resistor R12 and an MOSFET Q2 are connected in parallel between an input terminal IN and the inversion input terminal of an arithmetic amplifier OP, and a resistor R21 is connected between the inversion input terminal of the amplifier OP and an output terminal OUT.例文帳に追加

入力端子ＩＮと演算増幅器ＯＰの反転入力端子との間には、抵抗Ｒ１１及びＭＯＳＦＥＴＱ１の直列回路と、抵抗Ｒ１２及びＭＯＳＦＥＴＱ２の直列回路とが並列接続され、演算増幅器ＯＰの反転入力端子と出力端子ＯＵＴとの間には抵抗Ｒ２１が接続される。 - 特許庁

This high-speed visual sensor is provided with an A/D converter array 13 where one A/D converter 210 corresponds to a photodetector 120 of each array of a photodetector array 11 and with a parallel processing unit 14 consisting of an arithmetic element 400 having an information register 410 latching position information of a pixel in the inside and corresponding one to one to each photodetector 120.例文帳に追加

受光素子アレイ１１の各列の受光素子１２０に対して１個のＡ／Ｄ変換器２１０を対応させたＡ／Ｄ変換器アレイ１３と、受光素子１２０と１対１に対応し、内部に画素の位置情報を保持する情報レジスタ４１０を有する演算素子４００からなる並列処理機構１４とを備えている。 - 特許庁

Each identification unit 111 includes a plurality of strong discriminators 121, mutually connected in parallel, with each of the discriminators corresponding to an optional combination within a plurality of classes; and an OR arithmetic unit 122 which outputs the "true" signal, when even one of the plurality of strong discriminators 121 determines that the identification object image is included in the detection processing object image.例文帳に追加

そして、各識別ユニット１１１は、並列に接続され且つそれぞれが複数のクラスの内の任意の組み合わせに対応する複数の強識別器１２１と、複数の強識別器１２１の内の１つでも検出処理対象画像に識別対象物体画像が含まれていると判定する場合に、「真」信号を出力するＯＲ演算部１２２とを具備する。 - 特許庁

The parallel arithmetic unit is equipped with: a plurality of units daisy-chained through a daisy-chain control bus in a predetermined sequence; and an amplifier for receiving an output value to be output by any one of the plurality of units through a unit output bus, and for outputting the received output value as an input value through a unit input bus to each of the plurality of units.例文帳に追加

並列演算装置が、予め定められた順序でデイジーチェーン制御バスを介してデイジーチェーンされている複数のユニットと、複数のユニットの内のいずれか１つが出力する出力値がユニット出力バスを介して入力され、該入力された出力値を複数のユニットのそれぞれにユニット入力バスを介して入力値として出力する増幅器と、を有する。 - 特許庁

In the case of storing a VLIW instruction 110 from a secondary cache 401 to an instruction cache 400 in the instruction cache control system for the VLIW processor for executing a plurality of arithmetic operation instructions included in one VLIW instruction in parallel, an instruction cache block in the secondary cache 401 is directly stored in a data array of the instruction cache 400 without inserting an invalid operation instruction.例文帳に追加

１つのＶＬＩＷ命令中に含まれる複数の演算操作命令を並列実行するＶＬＩＷプロセッサにおける命令キャッシュ制御システムであって、２次キャッシュ４０１から命令キャッシュ４００へＶＬＩＷ命令１１０を格納する際に、無効演算命令を挿入することなく、２次キャッシュ４０１内の命令キャッシュブロックをそのまま命令キャッシュ４００のデータアレイに格納する構成とする。 - 特許庁

In this case, the circuit is provided with an arithmetic part 56 for logically operating the parallel data read of each memory cell 16a, 16b on the rest mode.例文帳に追加

外部から供給される直列データを並列データに変換する入力変換部４２と、並列データの各データをそれぞれ書き込む複数のメモリセル領域１６ａ、１６ｂと、各メモリセル領域１６ａ、１６ｂから読み出されるデータにより生成される並列データを直列データに変換する出力変換部４４とを備えた半導体集積回路において、試験モード時に、各メモリセル領域１６ａ、１６ｂから読み出される並列データを論理演算する演算部５６を備えたことを特徴とする。 - 特許庁