「parallel arithmetic」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

To provide a programmable variable length code processing circuit capable of executing processing such as an arithmetic logic operation in parallel while executing an instruction of DCT (Discrete Cosine Transform: discrete cosine transform) coefficient coding.例文帳に追加

ＤＣＴ係数符号化の命令を実行する間、並行して算術論理演算などの処理を実行することができるプログラマブル可変長符号処理回路を得ることを課題とする。 - 特許庁

To provide a barrier synchronization apparatus for executing barrier synchronous processing at high speed by providing a synchronizing part for synchronizing a plurality of sets of signals in a plurality of nodes for executing a parallel arithmetic operation.例文帳に追加

並列演算を実行する複数のノードにおいて、複数組の信号の同期をとる同期部を備えることにより、高速でバリア同期処理を実行するバリア同期装置を提供する。 - 特許庁

At the time of executing the dual sum of product arithmetic operation of the dual data columns with single precision, the adder/subtracters 103 and 104 are made to execute parallel accumulating operations by preventing the shifter 105 from executing any shift processing.例文帳に追加

単精度のデータ列どうしのデュアル積和演算時には、シフタ１０５がシフト処理を行わないようにして両加減算器１０３，１０４に並列累算動作をさせる。 - 特許庁

The calculation amount per one arithmetic unit in this case becomes larger than that of the conventional parallel processing but the calculation amount for calculating one image becomes smaller than that in a conventional method.例文帳に追加

この場合の演算器１個あたりの演算量は従来の並列処理よりも大きくなるが１枚の画像を演算するための演算量は従来方法よりも少ない。 - 特許庁

To provide a reconfigurable arithmetic device, a data compression apparatus and a program that can compress data without requiring a larger circuit scale than a structure adapted for continuous parallel processing.例文帳に追加

常に並列処理する構成と比べて回路規模を増大させずにデータを圧縮することができる再構成可能演算装置、データ圧縮装置及びプログラムを提供する。 - 特許庁

This parallel processor 100 is provided with plural computing elements 40a-40f, reads command codes from a memory 110 by the unit of the command group, and actuating the computing elements 40a-40f in parallel based on the read command code to make an arithmetic process.例文帳に追加

並列演算処理プロセッサ１００は、複数の演算器４０ａ〜４０ｆを備え、命令グループ単位で、命令コードをメモリ１１０から読み出し、読み出した命令コードに基づいて各演算器４０ａ〜４０ｆを並列に動作させることにより演算処理を行う。 - 特許庁

An arithmetic operation circuit 13 applies calculation to parallel data converted by shifting logarithmic likelihood ratio L(a'_i) in a p-stage shift register 12 by using a symbol correspondence rule of data before and after demodulation, and obtains the parallel data of the logarithmic likelihood ratio of m-bit code data after demodulation.例文帳に追加

算術演算回路１３は、ｐ段シフトレジスタ１２で対数尤度比Ｌ(a'_i)をシフトして変換されたパラレルデータに対して、復調前後データのシンボル対応規則を用いた演算を行い、復調後のｍビット符号データの対数尤度比のパラレルデータを得る。 - 特許庁

A conversion unit 120 receives parallel communication data from the arithmetic unit 110 through an important signal line L160 instead of a general signal line L150, and converts the received parallel signal to a serial signal, and transmits it to the other processor 200 through the serial signal communication line L20.例文帳に追加

また、変換部１２０は、演算部１１０からパラレル通信データを一般信号線Ｌ１５０の代わりに重要信号線Ｌ１６０を介して受信し、その受信したパラレル信号をシリアル信号に変換してシリアル信号用通信線Ｌ２０を介して他の処理装置２００へ送信する。 - 特許庁

Then data of the register providing a phase shift by number of bits of the register 108 are obtained through the vector arithmetic operation, and the register 108 outputs a spread code in a plurality of consecutive bits in parallel.例文帳に追加

そして、レジスタ１０８のビット数分の位相シフトを与えた場合のレジスタのデータをベクトル演算により求めていき、レジスタ１０８から連続する複数ビットの拡散符号をパラレルに出力する。 - 特許庁

To provide a new reversible photoresponsive element which makes use of a material showing a specific phenomenon upon irradiation with predetermined light, and which is applicable to a parallel analog arithmetic device.例文帳に追加

所定の光を照射することにより特有な現象を示す物質を利用した新しい可逆光応答素子であって、並列アナログ演算装置に適用可能な可逆光応答素子を提供する。 - 特許庁

To provide an arithmetic processing unit having excellent extensibility of a system as the whole parallel computer system, and allowing easy speed-up of performance correspondingly to extension of the system.例文帳に追加

並列計算機システム全体としてのシステムの拡張性に優れるとともに、システムの拡張に対応させて性能の高速化を実現することが容易な演算処理ユニットを提供すること。 - 特許庁

To provide a parallel arithmetic unit used for picture processing capable of selecting optional reading/writing form in either a frame form and a field form, picture CODEC and the like.例文帳に追加

画像処理用の並列演算装置において、メモリに配置してある画像に対して、異なる形式（フレーム形式／フィールド形式）で読み出しを行う場合、プログラムの切り替えや、ＤＭＡの発行が必要になる。 - 特許庁

An adding picture signal S3 is generated by executing addition by using the surface picture signal S1 and the back face picture signal S2 by an arithmetic unit 310 in parallel with the display of the surface picture.例文帳に追加

表面画像の表示と平行して、演算装置３１０により、表面画像信号Ｓ１と裏面画像信号Ｓ２とを用いて加算演算を行なって加算画像信号Ｓ３を生成する。 - 特許庁

To provide an arithmetic unit and an operation controlling method capable of efficiently transferring data between plural computing elements in respect to an arithmetic unit including plural computing elements such as an integer computing element, a floating point computing element and a graphics computing element arranged in parallel in its inside and its operation controlling method.例文帳に追加

整数演算器および浮動小数点演算器あるいはグラフィックス演算器などの演算器が並列に内蔵された演算装置及び演算制御方法に関し、複数の演算器間でのデータのやり取りを効率よく行える演算装置及び演算制御方法を提供することを目的とする。 - 特許庁

This image pickup device is provided with a plurality of photoelectric conversion means that are arranged in horizontal and vertical directions, an arithmetic means that sums or averages signals from at least two of the photoelectric conversion means, and horizontal output lines through which an individual signal from the one photoelectric conversion means and the arithmetic signal calculated by the arithmetic means are read in parallel.例文帳に追加

水平方向及び垂直方向に配列された複数の光電変換手段と、少なくとも２つの光電変換手段の信号を加算又は平均化する演算手段と、１つの光電変換手段からの個別信号及び前記演算手段によって演算された演算信号を並列的に読み出す水平出力線とを有することを特徴とする撮像装置を提供する。 - 特許庁

The encoder is provided with two encoding sections 31-A, B for implementing prediction encoding each comprising a prediction section 4, a probability estimation table 6, and an arithmetic encoding section 9, which respectively encode different pixels at an interval of one pixel in parallel.例文帳に追加

予測部４、確率推定テーブル６、算術符号化部９からなる予測符号化を行なう２つの符号化部３１−Ａ，Ｂを設け、それぞれ異なる１画素置きの画素を並列的に符号化する。 - 特許庁

Concretely, this invention contrives a means that uses wiring connection for arrangement conversion of a plurality of the bits and supply of arithmetic results among memory elements and logic circuits in the large scale integrated circuit so as to realize the simplified circuit and the parallel operations.例文帳に追加

具体的にはLSI内のメモリ素子、論理回路間に複数のビット配列変換や演算結果供給のための結線接続を用いて回路の簡易化と動作の並列化を実現する手段を考案した。 - 特許庁

The arithmetic result obtained by the parallel processing of the processors is instantaneously displayed as an image by performing the decentralized control over display elements in the small display areas 11 corresponding to the processors.例文帳に追加

プロセッサの並列処理によって得られた演算結果は、それぞれのプロセッサ毎に対応する小表示領域１１内の表示素子の発色を分散制御することで演算結果を画像として瞬時表示する。 - 特許庁

Incoming decoded data (1), for example from an H264 decoder, is fed to an encoder unit (2) that entropy-encodes the decoded data using a parallel encoding scheme that includes context-based arithmetic encoding.例文帳に追加

例えば、Ｈ２６４デコーダから到来するデコードされたデータ(1)は、コンテクストベースの演算エンコーディングを含む並列エンコーディング機構を使用して、そのデコードされたデータをエントロピーエンコードするエンコーダユニット(2)へ供給される。 - 特許庁

To reduce the size of a shared variable for barrier synchronism and to confirm whether barrier synchronism is established or not with a little arithmetic quantity in the case of barrier synchronism between plural CPUs composing a parallel computer.例文帳に追加

並列計算機を構成する複数のＣＰＵ間でバリア同期をとる際、バリア同期用の共有変数のサイズを小さくでき、バリア同期が成立したか否かを少ない演算量で確認できるようにする。 - 特許庁

Data storage processing from a memory to the register and a multiplication process in the adder are executed at a sequential timing without operating the respective processes in parallel so as to perform the multiple length arithmetic processing.例文帳に追加

さらに、メモリからのレジスタに対するデータ格納処理と、乗算器における乗算処理プロセスとを並列に動作させることなく、それぞれの処理プロセスをシーケンシャルなタイミングで実行して多倍長演算処理を行なう。 - 特許庁

The SIMD type arithmetic operation having N units of processors capable of operating in parallel, is characterized by having a means for allowing a plurality of element processors operating in parallel to encode image signal consisting of a plurality of pixels, and a means for composing a code word obtained by the means to a consecutive bit string are provided.例文帳に追加

Ｎ個の並列動作可能なプロセッサーを有するＳＩＭＤ型演算手段において、複数の並列に動作する要素プロセッサー夫々に複数の画素から成る画像信号の符号化を行わせる手段と、該手段で得られた符号語を連続したビット列に結合する手段を有する事を特徴とする。 - 特許庁

An encryption core section 323 executes decoding processing of next encryption text data 303 by using the chaining value in overlapping with the decoding processing by the DES computing unit 310 and the next arithmetic operation use the chaining value generating section 324 generate a next arithmetic operation use chaining value 331 similarly in parallel with the execution and gives it to be DES computing unit 310.例文帳に追加

ＤＥＳ演算器３２０では、ＤＥＳ演算器３１０の復号化処理とオーバーラップさせて、該連鎖値により次の暗号文データ３０３の復号化処理を暗号化コア部３２３で実行し、これと平行して同様に、連鎖値生成部３２４において、その次の演算用の連鎖値３３１を生成し、ＤＥＳ演算器３１０へ送る。 - 特許庁

This POS system comprises a commodity registration unit 20 for performing a commodity registration provided on the deep side of a lane 10 relative to an operator, an accounting arithmetic unit 30 for performing settlement of a commodity transaction provided on this side of the lane 10 relative to the operator, and a slide mechanism 35 sliding the accounting arithmetic unit 30 in parallel to the lane 10.例文帳に追加

オペレータに対してレーン１０の奥側に設けられた商品登録を行なう商品登録ユニット２０と、オペレータに対してレーン１０の手前に設けられた商品取り引きの精算を行なう会計演算ユニット３０と、該会計演算ユニット３０をレーン１０に平行に摺動させるスライド機構３５と、を有して構成される。 - 特許庁

In this virtual computer system for performing a distributed/parallel arithmetic operations by using the surplus power of a computer connected to a network, the computer is provided with a multi-functional copying machine having an information processing function and a data storing function.例文帳に追加

ネットワークに接続しているコンピュータの余剰パワーを用いて分散／並列演算を行う仮想コンピュータシステムにおいて、上記コンピュータには、情報処理機能およびデータ保管機能を有する多機能複写機を含むものである。 - 特許庁

With this servo signal, the running speed v of the magnetic tape MT is obtained by arithmetic operation from a time interval A obtained from two parallel linear patterns Bb1, Bb2 and a time interval B obtained from adjacent servo patterns SP.例文帳に追加

このサーボ信号で、平行する二つの線状パターンＢｂ１、Ｂｂ２から得られた時間間隔Ａと、隣接するサーボパターンＳＰ同士から得られた時間間隔Ｂとから、磁気テープＭＴの走行速度ｖを演算して求める。 - 特許庁

The display control part confirms the load state of the arithmetic processor when a decoding processing performance indication with respect to the image reproduction function part is detected in a state where the parallel operation function part is performing the image output processing.例文帳に追加

表示制御部は、並行動作機能部により画像出力処理が実行されている状態において、画像再生機能部に対するデコード処理の実行指示が検知された場合に、演算処理装置の負荷状況を確認する。 - 特許庁

Also, the slice surface to be reconstructed is divided into two or more blocks to cut out the corresponding ranges of the projection image and the parallel processing is executed by setting a processing unit for each block as the local data of the each block and distributing by arithmetic units.例文帳に追加

また、再構成するスライス面を複数のブロックに分割し、これに対応した投影画像の領域を切り出して各ブロックのローカルデータとしてブロック毎に処理単位を設定して演算単位に振り分けて並列処理を行う。 - 特許庁

To reduce processing standby time in relation to DMA(Direct Memory access) transfer of a processor by efficiently executing the DMA transfer regarding a multichannel DMA controller to execute an arithmetic operation of a processor and data transfer in parallel.例文帳に追加

プロセッサの演算とデータの転送とを並列実行するための複数チャネルＤＭＡコントローラに関し，ＤＭＡ転送を効率良く実行させることによって，プロセッサのＤＭＡ転送に関係する処理待ち時間を削減する。 - 特許庁

Also, this information processor is configured to distribute data as the object of arithmetic processing, and to operate the CPU 10 of the computer 1, the CPU 32 of the first docking station and the CPU 42 of the second docking station, for processing the data in parallel.例文帳に追加

また、演算処理すべきデータを分散させて、コンピュータ１のＣＰＵ１０と、第１のドッキングステーション３０のＣＰＵ３２、第２のドッキングステーション４０のＣＰＵ４２を稼動させて、並列的に処理することも可能となる。 - 特許庁

When the following instruction streams Stream 1-2 and 1-3 are executed, the number of arithmetic resources stored on the management table is referred to, whereby the parallel execution of the following instruction streams 1-2 and 1-3 are executable or not is determined.例文帳に追加

後続の命令ストリームＳｔｒｅａｍ１−２，１−３を実行する際には、管理テーブル上に格納されている演算リソース数を参照することにより、後続の命令ストリーム１−２，１−３の並列実行が可能か否かを判断する。 - 特許庁

To provide a multiple computer operation system that selects a plurality of processing computers for executing a plurality of parallel computer arithmetic operations from a plurality of registered computers and assigns each processing computer as optimizing a power charge thereon.例文帳に追加

複数の計算機演算処理を並列的に実行するための複数の処理コンピュータを複数の登録コンピュータの中から選択し、各処理コンピュータの電力料金を最適化して割り当てる複数コンピュータ運用システムを提供する。 - 特許庁

To provide a device which calculates the sum of absolute differences for a plurality of reference pictures in parallel by the first memory access to a target picture and is an arithmetic unit capable of reducing a memory size by reducing the number of memories, and to provide its method.例文帳に追加

対象ピクチャへの１度のメモリアクセスで複数の参照ピクチャに対する差分絶対値和演算を並列に行なう装置であって、メモリ数を削減し、メモリ量を減少させることが可能な演算装置およびその方法を提供する。 - 特許庁

In a high rate transmission of Xbps, an error correction code series of code length of n symbols is input to a syndrome arithmetic circuit 1 of an input clock frequency fMHz, and with b bits symbols in parallel of P symbols and then calculates the syndrome by n/P clock.例文帳に追加

Ｘｂｐｓの高速伝送において、符号長ｎシンボルの誤り訂正符号系列を、入力クロック周波数ｆＭＨｚでｂビットのシンボルをＰシンボル並列にシンドローム演算回路１に入力し、ｎ／Ｐクロックでシンドロームを計算する。 - 特許庁

Slices are allocated to a plurality of arithmetic processing units sequentially in a cyclic manner, and image data are simultaneously encoded and decoded in parallel by the plurality of arithmetic processing parts so as to set the processing of each of the slices to a relation where the reference macro block of a macro block under processing in each slice partially overlaps with the reference macro block of a macro block under processing in an immediately preceding slice.例文帳に追加

本発明は、複数の演算処理部に順次循環的にスライスを割り当てて、これら複数の演算処理部で同時並列的に画像データを符号化、復号化するようにして、各スライスにおける処理中のマクロブロックの参照マクロブロックと、直前スライスにおける処理中のマクロブロックの参照マクロブロックとが一部重複するような関係に各スライスの処理を設定する。 - 特許庁

This arithmetic circuit is provided with a differential amplifier, a capacitor for input the one terminal of which is connected to an input terminal of the differential amplifier, first and second switches connected in parallel to the other terminal of the capacitor for input and a third switch.例文帳に追加

本発明の演算回路は、差動増幅器と、一方の端子が差動増幅器の入力端子に接続された入力用のキャパシタと、この入力用のキャパシタの他方の端子に並列に接続された第１および第２のスイッチと、第３のスイッチとを備えている。 - 特許庁

An arithmetic processing section 11 calculates a phase difference R in a plurality of wavelengths from a detection light intensity Ii(θ) for each wavelength λ to the three polarization azimuths θ, based on a principle of a parallel Nicol rotation method, thereby obtaining the wavelength dispersion characteristic R(λ) of the phase difference.例文帳に追加

演算処理部１１は３つの偏光方位θに対する波長λｉごとの検出光強度Ｉｉ（θ）から平行ニコル回転法の原理に基づいて複数波長における位相差Ｒを算出し、位相差の波長分散特性Ｒ（λ）を得る - 特許庁

To provide an address device which improves the speed of the whole computation by selecting a particle which is present nearby an object particle and giving coordinates efficiently by reducing particle coordinate operation by a hardware arithmetic unit which solves the many-body problem by parallel pipelines.例文帳に追加

並列パイプラインで多体問題を解くハードウェア演算装置において、粒子座標演算を節減して効率よく対象粒子の近傍に存在する粒子を選択し座標を与えて、演算全体の速度を向上させるアドレス装置を提供する。 - 特許庁

A first arithmetic means 34 calculates the actual space unit lattices of a plurality of the twin crystal components on the basis of a crystal orientation matrix to form display data for three-dimensionally display them so as to enable the respective operations of the rotation, magnification/contraction and parallel movement of them.例文帳に追加

第１演算手段３４は，結晶方位行列に基づいて，複数の双晶成分の実空間単位格子を求めて，それを回転，拡大・縮小，平行移動の各操作が可能なように立体的に表示するための表示データを作成する。 - 特許庁

The integral storage circuits INT1- INTn integrate and store a current resulting from multiplying a coefficient received with a shifted phase from an arithmetic coefficient control circuit 7 with the current signal ID received in parallel.例文帳に追加

積算記憶回路INT1〜INTnは、電流伝達回路3からタイミング信号TSに同期して、並列に入力される電流信号IDに、演算係数制御回路7から位相をずらせて供給される係数K1〜Kn,係数KB1〜KBnが乗算された電流値を各々積算して記憶する。 - 特許庁

The step (S03) includes a step (S13) in which if the attribute of the object is an image and the number of data equals or exceeds a threshold value (S11, S12), the data of the object is divided, and color conversion process for the division data are parallel performed by a plurality of arithmetic operation sections.例文帳に追加

ステップ（Ｓ０３）は、前記オブジェクトの属性が画像でありかつ前記データ数が閾値以上である場合（Ｓ１１、Ｓ１２）、前記オブジェクトのデータを分割し、分割データの色変換処理を複数の演算部によって並列に実行するステップ（Ｓ１３）を有する。 - 特許庁

A parallel arithmetic processor 100 reads the operation schedule information 402 of the group of instructions, and for each of the computing elements 10a to 10d performs control related to the power consumption of the computing elements 10a to 10d based on the operation schedule information 402 read.例文帳に追加

並列演算処理プロセッサ１００は、命令グループの動作予定情報４０２を読み出し、読み出した動作予定情報４０２に基づいて、演算器１０ａ〜１０ｄの消費電力に関する制御を各演算器１０ａ〜１０ｄについて行う。 - 特許庁

As a result, the gradation data can be read in parallel from the field memory circuit 230 to the arithmetic circuit 210, and it is possible to control the size of the electro- optical device, and also facilitate mounting the electro-optical device on electronic equipment to be used.例文帳に追加

この結果、フィールドメモリ回路２３０から、階調データを演算回路２１０に対して、並列に階調データを読み出すことができ、電気光学装置の大きさを抑えるとともに、電気光学装置の使用機器への実装を容易とすることができる。 - 特許庁

Furthermore, the CRC provision section 10 sequentially outputs all bits of the coding object data to a convolution coding section 20, in parallel with the CRC arithmetic operation (1), then outputs all the CRC bits that were calculated (2), and outputs (K-1) bits stored in the buffer (3).例文帳に追加

又、ＣＲＣ付与部１０は、(1) ＣＲＣ演算と並行して畳み込み符号化部２０へ符号化対象データの全ビットを順次出力し、ついで、(2)演算したＣＲＣの全ビットを出力し、しかる後、(3)バッファに記憶されている（Ｋ−１）ビットを出力する。 - 特許庁

A plurality of pieces of arithmetic processing are executed in parallel by mapping each different circuit in each stage of the reconfigurable circuit 12 as in this method, whereby high-speed configuration of a desired circuit associated with high-speed mapping or a high-speed logic operation can be attained.例文帳に追加

本方式の如く、リコンフィギュラブル回路１２の各段で、それぞれ別の回路をマッピングし、複数の演算処理を並列して実行することにより、高速なマッピングに伴う高速な所期の回路の構成すなわち高速な論理動作を実現することができる。 - 特許庁