「phase synchronization loop」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

A clock reproduction loop is composed by using a phase comparator 3 which generates a phase error signal at a rising edge of a reproduction clock signal CLOCK, and a synchronization circuit 8 which performs a data latch operation in synchronization with a falling edge of the reproduction clock signal CLOCK is provided at a preceding stage of the digital signal processing circuit.例文帳に追加

再生クロック信号ＣＬＯＣＫの立ち上がりエッジで位相誤差信号を生成する位相比較器３を用いてクロック再生ループを構成し、再生クロック信号ＣＬＯＣＫの立ち下がりエッジに同期してデータラッチ動作を行う同期化回路８をデジタル信号処理回路の前段に設ける。 - 特許庁

A pulse received by a GPS receiver 11 from a radio positioning/ navigation system is multiplied by a phase lock loop circuit in a sampling synchronization circuit 12 to produce a sampling synchronization pulse which is delivered from a signal output circuit 21 through a transmission line 23 to each protective relay 221-22n as a sampling synchronization signal of absolute time.例文帳に追加

ＧＰＳ受信機１１で無線測位・航法システムからのパルスを受信し、サンプリング同期回路１２でフェーズロックループ回路により逓倍してサンプリング同期パルスを得、信号出力回路２１がサンプリング同期パルスを伝送路２３を介して各保護継電装置２２_1〜２２_nに絶対時間のサンプリング同期信号として供給する。 - 特許庁

The phase synchronization loop receives the reference signal generated by the reference signal generation unit and generates a linear chirp signal using a center frequency, a frequency inclination, and a repetition period as parameters.例文帳に追加

前記位相同期ループは、前記基準信号生成部で生成した前記基準信号を受け、中心周波数、周波数傾き及び繰り返し周期をパラメータに用いて線形チャープ信号を生成する。 - 特許庁

To realize a PLL circuit loop filter and an electronic equipment capable of suppressing variation of the oscillation frequency of the PLL circuit due to the vibration of a vibrator and maintaining the response for phase synchronization and a CN ratio at high levels.例文帳に追加

バイブレータの振動によるＰＬＬ回路の発振周波数の変動を抑え、位相同期の応答性およびＣ／Ｎ比を高く維持した、ＰＬＬ回路用ループフィルタおよび電子機器を構成する。 - 特許庁

A controller 103 of a phase synchronization loop circuit 100 selects a voltage control oscillator with a main oscillation frequency range including a channel selection frequency from among a plurality of voltage controlled oscillators VCO1-VCOn as a voltage control oscillator connected to the phase synchronization loop circuit 100, and then sets the oscillation frequency range of the selected voltage controlled oscillator in a sub-oscillation frequency range including the channel selection frequency.例文帳に追加

位相同期ループ回路１００の制御部１０３は、位相同期ループ回路１００に接続する電圧制御発振器として、複数の電圧制御発振器ＶＣＯ1〜ＶＣＯnのうちから、選局周波数を含む主発振周波数範囲をもつ電圧制御発振器を選択し、その後、選択された電圧制御発振器の発振周波数範囲を、選局周波数を含む副発振周波数範囲に設定する。 - 特許庁

To provide a base station apparatus, a communication terminal, and a wireless communication method capable of establishing synchronization of a downlink even when signals of both antennas of the downlink have any phase difference at downlink transmission start in a wireless communication system adopting the closed loop transmission diversity system.例文帳に追加

クローズドループ送信ダイバーシチ方式を適用する無線通信システムの下りリンク送信開始時において、下りリンクの両アンテナの信号がどのような位相差であっても、下りリンクの同期を確立すること。 - 特許庁

A digital phase locked loop circuit 20 generates first frequency fH signals (CMa) synchronized with horizontal synchronization pulses (Hs) and second frequency fH signals (CMb) delayed for 1/2 of a cycle H from the first fH signals.例文帳に追加

デジタル位相固定ループ回路（２０）が、水平同期パルス（Ｈ_S）に同期した第１の周波数ｆ_H 信号（ＣＭａ）と、この第１のｆ_H 信号から周期Ｈの２分の１だけ遅延した第２の周波数ｆ_H 信号（ＣＭｂ）を発生する。 - 特許庁

A microprocessor in a horizontal phase synchronous loop reads out a horizontal timing in a sync input, and imparts an increment inch to a horizontal discrete time oscillator (15), to correct the timing and maintain a synchronization with the sync input.例文帳に追加

水平位相同期ループ内のマイクロプロセッサはｓｙｎｃ入力に関する水平タイミングを読み出し水平離散時間発振器（１５）へ増分ｉｎｃ_hを与えてそのタイミングを訂正しｓｙｎｃ入力との同期を維持する。 - 特許庁

The automatic selection circuit 7 observes the synchronization detection result 601 to execute an operation of automatically revising a frequency division number of the variable frequency divider circuit 1 when the clock phase locked loop circuit is not synchronized within a prescribed time the timer 8 indicates.例文帳に追加

自動選択回路７は、同期検出結果６０１を観測して、タイマー８が示す一定時間内にクロック位相同期回路が同期しない場合には可変分周回路１に対する分周数を自動的に変更するという動作を実行する。 - 特許庁

It is possible with this configuration to avoid abnormal operation of the phase comparator, caused by the equivalent pulse and serrated pulse or noise in a vertical blanking period of the composite synchronization signal, even without a reference oscillation source; and a phase locked loop will be ensured, where an oscillation frequency of the voltage controlled oscillator is prevented from varying by large amounts.例文帳に追加

この構成によると、前記基準発振源がなくても複合同期信号の垂直ブランキング期間の等価パルスおよび切り込みパルスまたはノイズによる位相比較器の異常動作を回避することができ、電圧制御発振器の発振周波数が大きく変動することのないフェーズ・ロックド・ループが得られる。 - 特許庁

A phase synchronization circuit 100 has an output frequency available by multiplying the frequency of reference signal with X, and includes a reference signal source 180, a voltage control oscillator 110, a phase comparator 120, a first charge pump 130, a loop filter 150, a counter 161, a second charge pump 170, and a control circuit 164.例文帳に追加

位相同期回路１００は、基準信号の周波数にＸを乗じて得られる出力周波数を有し、基準信号源１８０と、電圧制御発振器１１０と、位相比較器１２０と、第１チャージポンプ１３０と、ループフィルタ１５０と、カウンタ１６１と、第２チャージポンプ１７０と、制御回路１６４とを備える。 - 特許庁

This memory device includes a command decoder for generating a power-down signal responding to a power-down command, a mode register for storing power-down exit information, a clock synchronization circuit such as a DLL (delayed locked loop) or PLL (phase locked loop) circuit for generating an internal clock signal synchronized with an external clock signal, and a control part for controlling the DLL or PLL circuit.例文帳に追加

メモリ装置はパワーダウン命令に応答してパワーダウン信号を発生する命令デコーダと、パワーダウン脱出情報を貯蔵するモードレジスタと、外部クロック信号に同期される内部クロック信号を発生するＤＬＬまたはＰＬＬ回路のようなクロック同期化回路と、ＤＬＬまたはＰＬＬ回路を制御する制御部とを含む。 - 特許庁

The predetermined time is set to the sum of the delay time of the first delay circuit 13 of a phase synchronization loop for generating a clock CLK for identifying and reproducing timing by the D flip-flop 12 of a clock/data-reproducing circuit 22 and the delay time of a second delay circuit 14.例文帳に追加

前記所定時間は、前記クロック・データ再生回路２２のＤフリップフロップ１２による識別再生タイミング用のクロックＣＬＫを生成する位相同期ループの第１の遅延回路１３の遅延時間と第２の遅延回路１４の遅延時間との和に設定する。 - 特許庁

Then the buffer areas, to which a signal pattern for phase lock loop, automatic gain adjustment at data reproduction and for automatic adjustment of a light source power and a signal pattern used for detecting a synchronization pattern, production of a recovered clock and end of block reproduction are recorded, are used for various purposes.例文帳に追加

そして、バッファエリアについては、データ再生時の位相同期ループや自動利得調整、光源パワーの自動調整用の信号パターンや、同期パターン、再生クロックの生成、ブロック再生終了の検出等に用いる信号パターンを記録することで各種の目的に利用できるようにした。 - 特許庁

For an offset measuring mode, respective outputs of a phase error signal generating part (12, 14) and a frequency error signal generating part (18, 20) are disconnected, synchronization is established in an offset measuring synchronous loop (42, 44, 46, 30, 40), and an offset correction code ED_S at that time is identified and stored.例文帳に追加

オフセット計測モード中は、位相誤差信号生成部（１２，１４）および周波数誤差信号生成部（１８，２０）のそれぞれの出力を切り、オフセット計測同期ループ（４２，４４，４６，３０，４０）において同期を確立させ、そのときのオフセット補正コードＥＤ_Sを同定して保持する。 - 特許庁

On the other hand, after finishing synchronization of the second code, the accumulation period of the correlation processing of carrier and the correlation processing of the first code is switched to an accumulation period of correlation processing longer than a bit period of the second code while carrier tracking is switched from Costas to PLL (phase locked loop).例文帳に追加

また、第２コードの同期の完了後に、キャリアの相関処理及び第１コードの相関処理における加算期間を第２コードのビット周期より長い相関処理の加算期間に切替えると共に、キャリア追尾をコスタスからＰＬＬに切替えることを特徴とする。 - 特許庁

The phase synchronization apparatus includes an oscillator gain setting member configured to discriminate a frequency by sequentially delaying an input clock after dividing the input clock at a prescribed division ratio and to generate an oscillation gain setting signal by using discriminated frequency information, and a phase locked loop (PLL) circuit configured to oscillate an output clock having a frequency corresponding to the oscillation gain setting signal in response to the input clock.例文帳に追加

本発明の位相同期装置は、入力クロックを所定の分周比で分周した後、順次遅延させる動作により周波数を判別し、前記判別された周波数情報を用いて発振器ゲイン設定信号を生成する発振器ゲイン設定手段と、前記入力クロックに応じて、前記発振器ゲイン設定信号に対応する周波数を有する出力クロックを発振させるＰＬＬ回路を含むことを特徴とする。 - 特許庁