「tri-state buffer」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A ground voltage is regarded as ground voltages of the level shift circuit and the tri-state buffer circuit.例文帳に追加

接地電圧はレベルシフト回路及びトライステートバッファ回路の接地電圧とされる。 - 特許庁

The frequency divider 17 outputs a carry signal CY to its own reset terminal R via a tri-state buffer 13 and outputs the carry signal CY to a reset terminal R of the frequency divider 27 via tri-state buffers 13, 14, input output ports 31, 41 and a tri-state buffer 25 in this order respectively.例文帳に追加

分周器１７はキャリー信号ＣＹを、トライステートバッファ１３を介して自身のリセット端Ｒへ、またトライステートバッファ１３，１４、入出力ポート３１，４１、トライステートバッファ２５をこの順に介して分周器２７のリセット端Ｒへ、それぞれ出力する。 - 特許庁

The output of the tri-state buffer is connected to a second bus, through a matching network if necessary.例文帳に追加

トライステートバッファの出力は、必要に応じて整合ネットワークを介して、第２のバスに接続される。 - 特許庁

To provide a tri-state buffer circuit that realizes high circuit integration of a semiconductor integrated circuit in spite of its small size.例文帳に追加

小さいサイズで半導体集積回路の高集積化を実現するトライステートバッファ回路を提供する。 - 特許庁

The circuit 4 is configured by parallelly connecting a tri-state buffer 41 whose driving capability is large and a buffer 42 whose driving capability is small.例文帳に追加

出力バッファ回路４は、駆動能力の大きいトライステートバッファ４１と駆動能力の小さいバッファ４２とを並列に接続して構成する。 - 特許庁

To provide a bus controller for evading a bus fight in a continuous access without using a tri-state buffer and a bus holding means.例文帳に追加

トライステートバッファ及びバスホールド手段を使用せずに連続アクセス時のバスファイトを回避するバス制御装置を提供。 - 特許庁

A clock generating part 4 for generating clock signals is connected to the watch dog timer IC 2 through a tri-state output buffer 5.例文帳に追加

ウォッチドッグタイマＩＣ２にはクロック信号を発生するクロック発生部４がトライステート出力バッファ５を介して接続されている。 - 特許庁

To provide the bus conflict preventing circuit which prevents unnecessary data from being sent out of other tri-state buffers which have failed to acquire the bus right because of slight time differences after access to the tri-state buffer having acquired the bus right at the earliest is completed.例文帳に追加

一番早くバス権を獲得した３ステートバッファのアクセス終了後、少しの時間差でバス権を取れなかった他の３ステートバッファからの不要データ送出を止めるバス競合防止回路の提供にある。 - 特許庁

Consequently, the gate having accessed the enable signal at the earliest drives the tri-state buffer and masks gates gaining access later so that a bus conflict is prevented.例文帳に追加

これにより、イネイブル信号を一番早くアクセスしたものが３ステートバッファを駆動し、後からアクセスしたものをマスクしてバス競合を防止する。 - 特許庁

Only when they match each other, a tri-state buffer 4g enables the flash memory chip 6 to be read.例文帳に追加

そして、コンペアレジスタ４ｆによる比較結果が一致した場合のみ、トライステイトバッファ４ｇによってフラッシュメモリチップ６に対する読み出しが許可される。 - 特許庁

In one embodiment, the first and second pulse signals are regenerated and amplified before they are input into a tri-state buffer to recover the clock signal.例文帳に追加

一実施態様では、第１のパルス信号と第２のパルス信号を再発生し増幅した後に３状態バッファに入力してクロック信号を再生する。 - 特許庁

Normally, the tri-state output buffer 5 does not allow the clock signals to pass therethrough, and only watch dog monitoring pulses outputted from the CPU 1 are inputted into the watch dog timer IC 2.例文帳に追加

通常、トライステート出力バッファ５はクロック信号を通過させず、ＣＰＵ１から出力されるウォッチドッグ監視パルスのみがウォッチドッグタイマＩＣ２に入力される。 - 特許庁

When an output of a NAND gate 11 goes to the 'Lo' after a delay time of a delay buffer 13 after the input selection signal goes to the 'Hi', the tri-state inverter 3 is enabled.例文帳に追加

トライステートインバータ３は、入力選択信号が“Ｈｉ”へ移行後の、遅延バッファ１３の遅延時間後に、ＮＡＮＤゲート１１出力が“Ｌｏ”へ移行してイネーブルになる。 - 特許庁

Only when the test results and expected value are uncoincident with each other, only corresponding test results are outputted to the outside by outputting the control signal to the corresponding tri-state buffer 23.例文帳に追加

テスト結果と期待値とが不一致の場合のみ、制御信号を対応するトライステートバッファ（２３）へ出力して、対応するテスト結果のみを外部へ出力する。 - 特許庁

To obtain a tri-state buffer circuit whose operating speed is increased by decreasing the load when viewed from a signal input node while minimizing the signal delay.例文帳に追加

信号の遅延を最小限に抑制しながら、信号入力ノードからみた負荷の低減により動作速度の高速化を図ったトライステートバッファ回路を提供する。 - 特許庁

To provide a tri-state CMOS output buffer that has an output node and a protection circuit for preventing an integrated circuit from being destroyed, when a bus voltage exceeds a power supply reference voltage.例文帳に追加

バス電圧が電源参照電圧を越えた時に、集積回路の破壊を防ぐ保護回路及び出力ノードを有する３状態ＣＭＯＳ出力バッファを提供する。 - 特許庁

A tri-state input/output buffer having small drive capacity and a test control circuit for controlling the entire test are provided in parallel at an input/output terminal under normal use of an integrated circuit.例文帳に追加

集積回路の通常使用されている入出力端子に、並列にドライブ能力の小さいトライステート入出力バッファーを設け、テスト全体を制御するテスト制御回路を設ける。 - 特許庁

The tri-state buffer also has a control input, which may be connected to a delay circuit between Vcc and ground, to allow hot swapping and other benefits.例文帳に追加

また、トライステートバッファは制御入力も有しており、制御入力はホットスワッピングおよび他の便益を可能にするようにＶｃｃとグラウンドの間の遅延回路に接続されてもよい。 - 特許庁

This tri-state buffer circuit has only connection of one inverter at a position from a signal input node receiving an input signal to the gate of a MOS transistor(TR) driven by the input signal and a load when viewed from the signal input node is a load by three MOS TRs that is less than one MOS TR in comparison with a conventional tri-state buffer circuit.例文帳に追加

本発明に係るトライステートバッファ回路は、入力信号が入力される信号入力ノードから、入力信号により駆動されるＭＯＳトランジスタのゲートまでの間に、インバータ１個だけしか接続されておらず、信号入力ノードからみた負荷は、従来のトライステートバッファ回路と比較してＭＯＳトランジスタ１個分の負荷を軽減したＭＯＳトランジスタ３個分の負荷である。 - 特許庁

The tri-state buffer has the small area, in addition to that, has an ability for compensating delay difference between rise and fall of a signal and delay of the entire circuit is reduced by using the ability.例文帳に追加

本トライステートバッファは、面積が小さことに加えて、信号の立ち上がりと立ち下がりの遅延差を補償する能力を有しており、この能力を使って、回路全体の遅延も低減できる。 - 特許庁

A tri-state buffer circuit 10 has a high impedance function mode and one-shot pulse output controlling means which drives potential that is opposite to currently driving buffer output potential to perform buffer output for a moment before the circuit enters the high impedance function mode and consists of an OR gate 12 and an inverter 13.例文帳に追加

高インピーダンスファンクションモードを有するバッファ回路において、高インピーダンスファンクションモードとなる前の一瞬間、現在ドライブしているバッファ出力電位とは逆側の電位にドライブしてバッファ出力するようにする、ＯＲゲート１２及びインバータ１３からなるワンショットパルス出力制御手段を有する。 - 特許庁

During a test, a signal is sent from a test input terminal to drive the test control circuit, a signal is output from the output side of an input/output tri-state circuit provided for use in test, and the drive result is observed at an input buffer of the input/output tri-state circuit, thereby checking whether the pull-up and pull-down resistance of a load is present.例文帳に追加

テスト時にはテスト用入力端子から信号を送りテスト制御回路を駆動し、テスト用に設けた入出力トライステート回路の出力側から信号を出力し、その駆動結果を入出力トライステート回路の入力バッファで観測することにより、負荷のプルアップ、プルダウン抵抗があるかどうかをチェックする。 - 特許庁

A status management circuit 25 outputs to an input terminal of the tri-state buffer 12 a signal A_SIGNAL corresponding to a phase lead or lag of the comparison target signal COMP1 and the comparison target signal COMP2.例文帳に追加

ステータス管理回路２５は、比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２位相の進みまたは遅れに応じた信号Ａ＿ＳＩＧＮＡＬをトライステートバッファ１２の入力端子に出力する。 - 特許庁

While the CPU 1 performs a processing in which the watch dog monitoring pulses cannot be outputted, the clock signals outputted from the clock generating part 4 are passed through the tri-state output buffer 5 and inputted into the watch dog timer IC 2.例文帳に追加

ウォッチドッグ監視パルスを出力できない処理をＣＰＵ１が行っている間、クロック発生部４から出力されるクロック信号がトライステート出力バッファ５を通過してウォッチドッグタイマＩＣ２に入力される。 - 特許庁

The level shift circuit comprises a pre-stage and a post-stage, the first power supply voltage is supplied as a power supply voltage of the pre-stage and the second power supply voltage is supplied as a power supply voltage of the post-stage and the tri-state buffer circuit.例文帳に追加

レベルシフト回路は前段及び後段部分から構成され、第１電源電圧は前段部分の電源電圧として、第２電源電圧は後段部分及びトライステートバッファ回路の電源電圧として供給される。 - 特許庁

Furthermore, the device has a level shift circuit which inputs the signal generated from the third external input terminal, converts a signal level and outputs the converted signal level, and a tri-state buffer circuit which inputs an output signal of the circuit, outputs it to the external output terminal, and brings the output to a high impedance state according to the second input signal.例文帳に追加

更に、第３外部入力端子からの信号を入力し信号レベルを変換して出力するレベルシフト回路及びその回路の出力信号を入力して外部出力端子に出力し第２入力信号に応じて出力をハイインピーダンス状態にすることが可能なトライステートバッファ回路を有する。 - 特許庁

An output signal line of a tri-state buffer 14 of a control section 9a of an operation system of a transmission controller is connected to a CPU 12a configuring the control section 9a via a loopback receiver circuit 18 by each bit and a monitor circuit allows the CPU 12a to capture a signal of the output signal line by each bit via the loopback receiver circuit 18.例文帳に追加

伝送制御装置の動作系の制御部９ａの３ステートバッファ１４の出力信号線を各ビット毎にループバック用レシーバ回路１８を介して制御部９ａを構成するＣＰＵ１２ａに接続し、前記出力信号線の信号を各ビット毎に前記ループバック用レシーバ回路を介してＣＰＵ１２ａに取り込む監視回路を設ける。 - 特許庁