選択器２１〜２４は、入力デジタル信号Ｄinと、加減算器/検出器１１〜１４が出力する第２デジタル信号とが入力される。例文帳に追加

The input digital signal Din and the second digital signal output by the adder-subtractors/detectors 11-14 are input to the selectors 21-24. - 特許庁

減算器２０の他方の端子にはオーバーサンプリングされたデジタル信号ｄ２が供給される。例文帳に追加

An over-sampled digital signal d2 is supplied to the other terminal of the subtractor 20. - 特許庁

減算器３８は、アナログ／デジタル変換器３６からの下り方向のｘＤＳＬ信号から擬似エコー信号ｙ（ｎ）を減算する。例文帳に追加

A subtracter 38 subtracts the false echo signal y(n) from a down xDSL signal from an analog/digital converter 36. - 特許庁

高確率再遊技ゲームを１回消化する度に「１」ずつ減算すると共にデジタル表示器３６を「１」ずつ減算して表示する。例文帳に追加

Every time the high-probability replaying game is consumed, 1 is subtracted and the digital display device 36 shows the number subtracted by 1. - 特許庁

局部発振器は、デジタル制御発振器と、位相データ生成器と、減算器と、ループフィルタと、乗算器と、係数算出器と、を備える。例文帳に追加

The local oscillator includes a digital control oscillator, a phase data generator, a subtractor, a loop filter, a multiplier, and a coefficient calculator. - 特許庁

このＤ/Ａコンバータ回路１０は、入力デジタル信号Ｄinに所定のオフセット量を重畳した第２デジタル信号を作成する加減算器/検出器１１〜１４と、選択器２１〜２４とＤ/Ａコンバータ３１〜３４を備えた。例文帳に追加

The D/A converter circuit 10 includes: adder-subtractors/detectors 11-14 for creating a second digital signal resulting from superimposing a predetermined offset amount on an input digital signal Din; selectors 21-24; and D/A converters 31-34. - 特許庁

デジタル信号ｄ８は広帯域のビットストリームであり、これがループフィルタ７０を介して減算器２０の一方の端子にデジタル信号ｄ９として供給される。例文帳に追加

The digital signal d8 is a broad band bit stream and supplied to one terminal of a subtractor 20 as a digital signal d9 via a loop filter 70. - 特許庁

ノイズ除去器７２は正相のデジタル信号２００から前記抽出されたノイズ成分を減算してデジタル信号２００から必要な信号を損なうことなく、ノイズ成分のみを除去する。例文帳に追加

A noise elimination device 72 subtracts the extracted noise component from the noninverting digital signal 200 to eliminate only the noise component without losing the required signal component of the noninverting digital signal 200. - 特許庁

第１演算器１４２は、ＰＷＭ駆動のデューティ比を指示する第１デジタルデータＳ_ＰＷＭから、デューティ比の最低値を指示する第３デジタルデータＭＩＮ＿ＤＵＴＹを減算する。例文帳に追加

A first computing unit 142 subtracts third digital data MIN_DUTY indicating the minimum value of a duty ratio from first digital data S_PWM indicating a duty ratio for PWM driving. - 特許庁

かかる補正演算部は、増幅器及びＡ／Ｄコンバータ５０の総合的なオフセット電圧に関するデジタル値を保持する補正値メモリ３２と、Ａ／Ｄコンバータ５０の出力値Ｖｏｕｔ（ｄ）から補正値メモリ３２に保持されたデジタル値の減算を行う減算器３３を含んでいる。例文帳に追加

The compensating operation part comprises a compensated value memory 32 that holds a digital value regarding the total offset voltage of the amplifier and the A/D converter 50 and a subtracter 33 that performs subtraction of the digital value held in the compensated value memory 32 from the output value Vout (d) of the A/D converter 50. - 特許庁

減算器４は、デジタル映像信号からビット精度変換部３の出力信号を減算して８ビット精度の高低周波成分信号を出力する。例文帳に追加

A subtractor 4 subtracts the output signals of the bit accuracy conversion part 3 from the digital video signals and outputs the high/low frequency component signals of the 8-bit accuracy. - 特許庁

そのデジタル出力Ｄ（ｔ）１１３は、レジスタ７０２でペデスタルレベルＤｐを取り込まれ、減算器８０２でＤｐから所定値Ｄｒｅｆ（Ｙ信号ではＤｒｅｆ＝０）が減算される。例文帳に追加

A register 702 fetches a pedestal level Dp of the digital output D(t) 113 of the circuit 103 and a subtractor 802 subtracts a prescribed value Dref (Dref=0 in Y signal) from the level Dp. - 特許庁

減算器５２は、非遮光領域におけるＣＤＤ素子からのネガフィルムの画像コマを透過した光量に大きさが対応しかつ温度による変動成分が含まれたデジタルデータを上記加算平均値で減算する。例文帳に追加

A subtractor 52 subtracts the summing average above from digital data whose amplitude corresponds to a luminous quantity passing through an image frame of a negative film from the CCD element in a non light-shield region and including the fluctuation component due to temperature. - 特許庁

補正値変換テーブル２Ｂ１には、Ａ／Ｄ変換器２Ａからの２５６段階のデジタル値（入力値）に対応して、減算器２Ｄにおいて非線形のアナログ入力信号を線形に変換するための補正値（デジタル値）を記憶させておく。例文帳に追加

A correction value (digital value) for converting a nonlinear analogue input signal at the subtracter 2D into a linear one is stored corresponding to the digital value (input value) of 256 steps from the A/D converter 2A in the correction value conversion table 2B1. - 特許庁

デジタル信号処理を用いた周波数復調回路で、遅延回路、乗算器、加算器、減算器、割算回路、逆正弦回路および係数発生回路を使用して、周波数復調回路を高性能化し得るようにするものである。例文帳に追加

A delay circuit, multiplier, adder, subtractor, divider circuit, inverse sine circuit and coefficient generating circuit are used for a frequency demodulation circuit, using digital signal processing to improve the circuit in performance. - 特許庁

本発明のデジタル正規化回路は、入力データ切替セレクタ２、減算器６、減算器出力選択セレクタ５、判定基準値保持用レジスタ９、判定基準値読出セレクタ１０、正規化結果保持用Ｆ／Ｆ１３、出力データ用ラッチ１４およびタイミング生成回路１７を有する。例文帳に追加

This digital normalization circuit has an input data switching selector 2, a subtracter 6, a subtracter output selecting selector 5, a register 9 for holding a decision reference value, a decision reference value reading selector 10, an F/F 13 for holding normalizing results, a latch 14 for output data and a timing generation circuit 17. - 特許庁

たとえば、補償回路２３は、内部のＡ／Ｄ変換器２３ｂにより加算減算回路２２からのサーボ誤差信号をデジタルデータにＡ／Ｄ変換する。例文帳に追加

In a compensation circuit 23, for instance, a servo error signal from an adding/subtracting circuit 22 is subjected to A/D conversion to digital data by an internal A/D converter 23b. - 特許庁

押ボタン箱１１に一体に設けられている表示部２０には、押ボタン１３の操作時点より歩行者用信号灯器が青色に変化するまでの待時間が、デジタル的にリアルタイムで減算表示される。例文帳に追加

A waiting time from an operation time of a pushbutton till the change of a pedestrian signal lamp into blue is digitally subtracted and displayed at real time on a display part 20 integrally provided on the pushbutton box 11. - 特許庁

Ａ／Ｄ変換器４で変換されたデジタルの時分割信号の各電圧信号を用いて、演算を行う演算部３７を備え、この演算部３７は、Ａ／Ｄ変換器４で変換されたデジタルの時分割信号の各電圧信号において、全ての主信号の電圧信号から全てのオフセット信号の電圧信号を減算する。例文帳に追加

The light or radiation imaging apparatus is provided with an arithmetic section 37 for executing arithmetic operations by using each voltage signal of digital time division signals converted by an A/D converter 4, and the arithmetic section 37 subtracts voltage signals of all offset signals from voltage signals of all principal signals in each voltage signal of the digital time division signals converted by the A/D converter 4. - 特許庁

係数信号出力部Ａ０乃至Ａ１６と、反転器Ｅ０乃至Ｅ１６と、スイッチＦ０乃至Ｆ１６と、加算器Ｄ１乃至Ｄ１６とは、サンプリング部１によって保持された各回のデジタル信号がハイレベルである場合には、その回に対応するタップ係数をフィルタ出力値に加算し、保持されたデジタル信号がローレベルである場合には、その回に対応するタップ係数をフィルタ出力値から減算する。例文帳に追加

Coefficient signal output sections A0-A16, inverters E0-E16, switches F0-F16 and adders D1-D16 add corresponding tap coefficients to a filter output value if the corresponding digital signal held by the sampling section 1 is a high level, and subtracts the corresponding tap coefficients from the filter output value if the digital signal held is a low level. - 特許庁

アナログ入力をデジタル信号に変換するＡ／Ｄ変換器１と、フレーム内の特定の箇所のノイズの瞬時値を保持し、フレーム周期ごとに動作する平均化フィルタＦ１〜Ｆｎと、デジタル信号入力からノイズ分を差し引く減算器２とを備えたノイズキャンセル回路を有する無線通信装置。例文帳に追加

The radio communication device has a noise canceling circuit comprising an A/D converter 1 for converting analog input to a digital signal; averaging filters F1-Fn that maintain the momentary value of the noise at a specific place in a frame and operate for each frame period; and a subtractor 2 for subtracting the amount of noise from digital signal input. - 特許庁

ＤＣオフセット比較器２７は、所望ＤＣオフセットメモリ２３の所望ＤＣオフセット値Ｘからαを減算し、この結果Ｘ—αをラッチ回路２９に保持じた後、Ｄ／Ａ変換器３１でデジタル−アナログ変換して加算器３に供給する。例文帳に追加

A DC offset comparator 27 subtracts αfrom the desired DC offset value X of a desired DC offset memory 23 and the result X-α is held in a latch circuit 29, then digital/analog converted in a D/A(digital/analog) converter 31 and supplied to an adder 3. - 特許庁

上記サブＡ／Ｄ変換器のデジタル出力信号をサブＤ／Ａ変換器でＤ／Ａ変換を行い、上記入力信号との差信号を減算器で生成し、サンプルホールドアンプで増幅して次段に伝えられるアナログ信号を形成する。例文帳に追加

D/A conversion is performed on a digital output signal of the sub A/D converter by a sub D/A converter, a difference signal from the input signal is generated by a subtractor and amplified by a sample/hold amplifier to form an analog signal to be transported to the next stage. - 特許庁

全画素色ずれデータ算出回路１１２ｂ（１１３ｂ、１１４ｂ）は、加算器と減算器のみにより構成され、デジタル微分解析（ＤＤＡ）のアルゴリズムを用いて複数箇所の色ずれデータから全画素の色ずれデータを算出する。例文帳に追加

The full color slippage data calculation circuits 112b (113b, 114b) consist only of adders and subtractors and employ an algorithm of digital differentiation analysis (DDA) to calculate the color slippage data of all the pixels from the color slippage data at a plurality of the positions. - 特許庁

この光学式エンコーダは、信号処理回路としての減算器１１〜１４と、演算処理部としての加算器２１〜２４と、ＡＤ変換部としてのコンパレータ３１〜３４と、排他的論理和回路４１,４２と、デジタル信号部としての出力回路５１,５２とを備える。例文帳に追加

This optical encoder is equipped with subtractors 11-14 as signal processing circuits, adders 21-24 as operation processing parts, comparators 31-34 as AD conversion parts, exclusive OR circuits 41, 42, and output circuits 51, 52 as digital signal parts. - 特許庁

本発明は、負帰還制御ループ外に設けられていた減算器を排除し、負帰還制御ループ内に設けた加算器によって位相変調信号を得ることにより、カウンタから直接デジタル角度出力を得ることができると共に、減算器の異常検出をしなくても負帰還制御ループの異常検出によってカバーできるようにすることを目的とする。例文帳に追加

To acquire a digital angle output directly from a counter by acquiring a phase modulation signal from an accumulator disposed within the negative feedback control loop, while eliminating a subtractor conventionally disposed outside a negative feedback control loop, and to enable malfunction detection of the negative feedback control loop, replacing malfunction detection of the subtractor. - 特許庁

デジタル画像の輝度画像データＹからその低周波画像を求めるＬＰＦ６と、上記輝度画像データＹと上記輝度低周波画像とから輝度高周波画像を求める減算器７と、上記輝度高周波画像を変調するＬＵＴ９と、輝度高周波画像の変調強度を計算する強度計算部８とを設ける。例文帳に追加

This image processor is provided with a low-pass filter 6 that obtains a low frequency image from luminance image data Y of a digital image, a subtractor 7 that obtains luminance high frequency image from the luminance image data Y and the luminance low frequency image, an LUT 9 that modulates the luminance high frequency image, and an intensity calculation section 8 that calculates modulation intensity of the luminance high frequency image. - 特許庁