This data transfer circuit comprises a selector 54 for selectively supplying a bus clock BCK or an audio clock ACK to a RAM 20 according to a clock selection signal CLS, and a clock generation circuit 34 capable of stopping output of the bus clock BCK by a clock control signal BCC.例文帳に追加

クロック選択信号ＣＳＬに従ってバスクロックＢＣＫまたはオーディオクロックＡＣＫを選択してＲＡＭ２０に供給するセレクタ５４を設け、クロック制御信号ＢＣＣによって、バスクロックＢＣＫの出力を停止できるクロック生成回路３４を設ける。 - 特許庁

A clock frequency-dividing circuit 80 determines a clock frequency based on the bus right permission first signal and the DMA permission signal.例文帳に追加

クロック分周回路８０は、バス権許可第１信号とＤＭＡ許可信号とに基づいて、クロック周波数を決定する。 - 特許庁

The high speed serial bus model 5 fetches the reference clock signal of an ASIC2 being a verification object circuit as a reception clock signal.例文帳に追加

高速シリアルバスモデル５は、検証対象回路であるASIC２の基準クロック信号を受信クロック信号として取り込む。 - 特許庁

The IO processing device 10 includes an IO processor 12 which is started by a starting request signal and operates by a clock generated by the bus clock BCLK and a bus clock control signal output control part 141.例文帳に追加

ＩＯ処理装置１０は、起動要求信号によって起動されてバスクロックＢＣＬＫから生成されるクロックにより動作するＩＯプロセッサ１２と、バスクロック制御信号出力制御部１４１とを含む。 - 特許庁

METHOD FOR PROCESSING OPERATION CLOCK AND BUS SIGNAL OF CPU INCORPORATED IN PROGRAMMABLE CONTROLLER例文帳に追加

プログラマブルコントローラに内蔵するＣＰＵの動作クロックおよびバス信号の処理方法 - 特許庁

By providing a clock control circuit 18 and a bus state controller 19 for forming an external bus control signal at the same timing with external bus clock signals of each address area to be accessed, plural external bus clock signals of mutually different frequencies can be outputted.例文帳に追加

クロック制御回路（１８）と、アクセスする各アドレスエリアの外部バスクロック信号にタイミングを合わせて外部バス制御信号を形成するためのバスステートコントローラ（１９）とを設けることで、互いに周波数が異なる複数の外部バスクロック信号の出力を可能にする。 - 特許庁

The bus arbitration system has a plurality of bus masters and arbiters, the plurality of bus masters transmit a bus occupancy request signal using a clock signal, receive a permission signal in response to it, when the permission signal is activated, occupy a bus and exchange data with a slave.例文帳に追加

複数のバスマスタ及びアービタを備え、複数のバスマスタはクロック信号を利用してバス占有要請信号を伝送し、それに応答して許可信号を受け、許可信号が活性化されればバスを占有してスレーブとデータをやり取りする。 - 特許庁

The serial bus (2) comprises a serial signal line (2A), a clock signal line (2B), and a strobe signal line (2C) to transmit a strobe signal.例文帳に追加

シリアルバスを、シリアル信号線（２Ａ）、クロック信号線(２Ｂ)、及びストローブ信号を伝達するストローブ信号線(２Ｃ)により構成する。 - 特許庁

The bus 30 includes a clock wiring 31 which is connected via a common mode choke coil 50 and transmits a clock signal.例文帳に追加

このバス３０は、コモンモードチョークコイル５０を介して接続される、クロック信号を伝送するクロック配線３１を含んでいる。 - 特許庁

When the clock permission signal CKE is given, the clock control part 30 supplies the bus clock BCK, as an internal clock CLK, to a bus interface part 10 and an interrupt outputting part 40 independently of a selection signal SEL to the slave block 2.例文帳に追加

クロック制御部３０は、クロック許可信号ＣＫＥが与えられると、このスレーブブロック２に対する選択信号ＳＥＬに拘らず、バスクロックＢＣＫを内部クロックＣＬＫとしてバスインタフェース部１０と割込出力部４０に供給する。 - 特許庁

The synchronous outputting part 40 of the slave block 2 holds an interrupt factor signal INT from a function processing part 20 in synchronization with a bus clock BCK and outputs the interrupt factor signal, as a clock permission signal CKE, to a clock control part 30.例文帳に追加

スレーブブロック２の同期出力部４０は、機能処理部２０からの割込要因信号ＩＮＴをバスクロックＢＣＫに同期して保持し、クロック許可信号ＣＫＥとしてクロック制御部３０に出力する。 - 特許庁

SUBSYSTEM FOR SETTING FREQUENCY OF CLOCK SIGNAL USED FOR INSTRUCTION AND ADDRESS BUS, AND FREQUENCY OF CLOCK SIGNAL USED FOR DATA BUS SEPARATELY FROM EACH OTHER例文帳に追加

命令及びアドレスバスに使われるクロック信号の周波数とデータバスに対して使われるクロック信号の周波数とを別々に設定するサブシステム - 特許庁

The bus arbitration system saves on switching power by the clock signal by disabling the clock signal used by the plurality of bus masters until permission is granted from the arbiter.例文帳に追加

アービタから許可されるまで、複数のバスマスタに利用されるクロック信号をディセーブルさせることによって、クロック信号によるスイッチング電力を節減するバス仲裁システムである。 - 特許庁

The master device and the slave device are constructed for deriving a device specific clock signal synchronizing with data received on the data bus according to the shared clock signal and a data timing instruction on the data bus.例文帳に追加

マスタ装置及びスレーブ装置は、共有クロック信号及びデータバス上のデータタイミング指示から、データバス上で受信されたデータに同期した装置固有クロック信号を導出するように構成される。 - 特許庁

The clock signal CLK is supplied to the clock wiring network 11-14 by a clock bus group 30 arranged with tree structure and a clock drive control gates 21-24.例文帳に追加

クロック信号ＣＬＫは、ツリー構造で配置されたクロックバス群３０およびクロック駆動制御ゲート２１〜２４によって、クロック配線網１１〜１４に供給される。 - 特許庁

Thus, since a signal transmission distance per one clock cycle in the bus system 19 is shortened more than that when transmitted between the bus master 21 and the bus slave 22 by one clock cycle, the operating frequency of the bus system can be increased.例文帳に追加

これにより、該バス・システム１９における１クロック・サイクル当たりの信号伝送距離は、バス・マスタ２１−バス・スレーブ２２間を１クロック・サイクルで伝送させるときのものに比し、短縮されるので、バス・システムの動作周波数を増大できる。 - 特許庁

Each of the bus wiring 41 and 51 is composed of power (Vcc) lines 411 and 511, data signal (Serial Data) lines 412 and 512, clock signal (Clock) lines 413 and 513, and ground (GND) lines 414 and 514.例文帳に追加

各バス配線４１、５１は、電源（Vcc）線４１１、５１１、データ信号（Serial Data）線４１２、５１２、クロック信号（Clock）線４１３、５１３、及び接地（GND）線４１４、５１４で構成されている。 - 特許庁

A USB device having a free-running oscillator generates a local clock signal in response to a signal on a universal serial bus (USB).例文帳に追加

自走オッシレータを有するＵＳＢ装置は、ユニバーサルシリアルバス（ＵＳＢ）上の信号に応答してローカルクロック信号を発生する。 - 特許庁

A bus master 111 synchronizes and transmits a reference clock signal and a synchronization signal showing a prescribed pattern.例文帳に追加

バスマスタ１１１は、所定のパターンを示す同期信号と基準クロック信号とを同期して送信する。 - 特許庁

After a completion signal of data transfer on the PCI bus is detected, the STOP_CLK signal 15 is set to High again to stop the clock.例文帳に追加

そして、ＰＣＩバスのデータ転送の完了信号を検出した後、再びＳＴＯＰ＿ＣＬＫ信号１５をハイに設定し、クロックを停止させる。 - 特許庁

The plurality of storage devices are connected by bus to one clock signal line and one data signal line connected to a control part, respectively.例文帳に追加

複数の記憶装置は、制御部に接続された１本のクロック信号線と１本のデータ信号線とにそれぞれバス接続される。 - 特許庁

In accordance with a bus timing set value selection signal corresponding to operation clock frequency supplied from a clock control circuit as a selector string, set values in the bus timing set value table are selected.例文帳に追加

セレクタ列でクロック制御回路から供給される動作クロック周波数に対応するバスタイミング設定値選択信号に従って、上記バスタイミング設定値テーブル中の設定値を選択する。 - 特許庁

To generate an interrupt signal even in a stop mode where a bus clock for operating a computer system is not supplied in the same manner as a normal mode in which the bus clock is supplied.例文帳に追加

コンピュータシステムを動作させるためのバスクロックが供給されないストップモードであっても、バスクロックが供給される通常モードと同様に割込信号を生成する。 - 特許庁

The bus state controller forms the external bus control signal at the same timing with external bus clock signals of each of the address areas to be accessed.例文帳に追加

このとき、バスステートコントローラは、アクセスする各アドレスエリアの外部バスクロック信号にタイミングを合わせて外部バス制御信号を形成する。 - 特許庁

A semiconductor memory is provide with a first data bus (1OL) for transferring first data, a second data bus for transferring second data, a third data bus (Mout), a clock signal generating section (20), and a multiplexer section (38).例文帳に追加

半導体記憶装置は、第１データを転送するための第１データバス（１ＯＬ）と、第２データを転送するための第２データバス（２ＯＬ）と、第３データバス（Ｍｏｕｔ）と、クロック信号生成部（２０）と、マルチプレクサ部（３８）を具備する。 - 特許庁

The multiplexer section receives respectively the first data and the second data from the first data bus and the second data bus in one period of the first clock signal, and outputs successively the first data and the second data to the third data bus in one period of the first clock signal responding to the second clock signal.例文帳に追加

マルチプレクサ部は、前記第１クロック信号の１周期に前記第１データバスと前記第２データバスとから前記第１データと前記第２データをそれぞれ受信し、前記第２クロック信号に応答して前記第１クロック信号の１周期に前記第１データと前記第２データを順番に前記第３データバスに出力する。 - 特許庁

Then this processor transmits even the acknowledge signal in a source clock synchronous system and accordingly a source clock exclusive for the acknowledge signal is added to a bus signal line.例文帳に追加

アクノリッジ系信号の伝達もソースクロック同期方式で転送するため、バスの信号線にアクノリッジ系信号専用ソースクロック信号を設ける。 - 特許庁

This IIC bus control system comprises a clock output switching circuit 21 for switching the state for outputting a clock signal and a non-clock signal differed from the clock signal to devices A and B of each system according to control signal input of '0' or '1', which is provided between a clock line 2 and the signal input parts SCL A and SCL B of the devices A and B.例文帳に追加

クロックライン２とデバイスＡ、Ｂの信号入力部ＳＣＬ Ａ、ＳＣＬ Ｂとの間に、各系統のデバイスＡ、Ｂに、クロック信号と、クロック信号とは異なる非クロック信号とを出力する状態を、“０”または“１”の制御信号入力に応じて切り換えるクロック出力切換回路２１をＩＩＣバス制御システムが備える。 - 特許庁

In the second section, the clock signal is transmitted through the first bus, the first operation control signal is transmitted through the second bus, and the second operation control signal is transmitted through one of the plurality of data lines constituting the third bus.例文帳に追加

また、第２区間の間に、前記クロック信号は、第１バスを通じて伝送され、第１動作制御信号は第２バスを通じて伝送され、第２動作制御信号は第３バスを構成する複数のデータラインのうち何れか一本のデータラインを通じて伝送される。 - 特許庁

In an I/O control device 14, a bus monitoring clock control part 25 monitors a bus access signal of a sub CPU (Central Processing Unit) 22, and individually designates and controls a frequency of an operation clock supplied to each part inside the I/O control device 14 and the sub CPU 22 from a clock generator based on a monitoring result of the bus access signal.例文帳に追加

Ｉ／Ｏ制御用デバイス１４は、バス監視クロック制御部２５が、サブＣＰＵ２２のバスアクセス信号を監視し、該バスアクセス信号の監視結果に基づいて、クロックジェネレータからサブＣＰＵ２２及びＩ／Ｏ制御用デバイス１４内の各部に供給される動作クロックの周波数を個別に指定制御する。 - 特許庁

METHOD AND DEVICE FOR PERFORMING CLOCK COMBINATION BY USING UNIVERSAL SERIAL BUS DOWNSTREAM RECEPTION SIGNAL例文帳に追加

ユニバーサルシリアルバスダウンストリーム受信信号を使用してクロック合成を行うための方法及び装置 - 特許庁

A NAND unit 4 generates a signal in which comparison result for the input data bus width is collected, and latches it with a transfer clock.例文帳に追加

入力データバス幅分の比較結果を、ＮＡＮＤ部４で一つにまとめた信号を生成し、転送クロックでラッチする。 - 特許庁

To improve reliability on the operation of a programmable controller by removing noise from an operation clock and a bus signal of a CPU.例文帳に追加

ＣＰＵの動作クロックおよびバス信号中からノイズを除去してプログラマブルコントローラの動作上における信頼性を向上すること。 - 特許庁

A data bus junction 28 receives data output from the synchronous memory in accordance with the clock signal CLK given to the synchronous memory.例文帳に追加

データバス接続部２８は、同期型メモリに与えられるクロック信号ＣＬＫに基づいて、同期型メモリから出力されるデータを受信する。 - 特許庁

A PCI control circuit 23 generates a control signal for controlling a PCI bus 10 with the reference clock.例文帳に追加

ＰＣＩ制御回路２３は、ＰＣＩバス１０を基準クロックで制御するための制御信号を発生する。 - 特許庁

The length of the bus access inhibiting signal is shortened in comparison with conventional one, based on a low speed clock.例文帳に追加

このときのバスアクセス禁止信号の長さは、従来の低速クロックによるものに比べ短くなっている。 - 特許庁

To provide a memory system that has a stub bus structure and transmits a free running clock through the same path as that of a data signal.例文帳に追加

スタブバス構造を有してデータ信号と同じパスを通じてフリーランニングクロックを伝送するメモリシステムを提供する。 - 特許庁

The host controller receives a signal from the first system bus at an M clock cycle, and outputs the signal to the MFHS at an N clock cycle satisfying N>M.例文帳に追加

ホストコントローラは、Ｍクロックサイクルで第１のシステムバスからの信号を受信し、この信号をＮ＞ＭであるＮクロックサイクルでＭＦＨＳバスに対して出力する。 - 特許庁

The additional parallel signal bit can transmit normally a clock signal such as an echo-clock or the like related to data outputted to a data bus.例文帳に追加

追加の並列信号ビットは、通常は、データ・バス上に出力されるデータに関連づけられたエコー・クロックなどのクロック信号を搬送することができる。 - 特許庁

The bus controller renders the control circuit operable in synchronism with a clock signal in response to the detection of an access request by the detection circuit, and stops the operation of the control circuit synchronized with the clock signal, by ending bus access control that responds to the access request.例文帳に追加

バスコントローラは検出回路によるアクセス要求の検出に応答して前記制御回路をクロック信号に同期させて動作可能とし、アクセス要求に応答するバスアクセス制御を終了することによって制御回路の前記クロック信号に同期する動作を停止させる。 - 特許庁

The circuit comprises an input terminal T13 of a testing input clock signal CK1 connected to an end of a common bus circuit 2 and a test input/output circuit 3A with an output terminal T32 of an output clock signal CKO retuned from the other end of the common bus circuit 2 in test operation.例文帳に追加

共通バス回路２の一端に接続されテスト用入力クロック信号ＣＫＩの入力端子Ｔ３１と、テスト動作時に共通バス回路２の他端から返送される出力クロック信号ＣＫＯの出力端子Ｔ３２とを有するテスト入出力回路３Ａを備える。 - 特許庁

When an address by which a memory 2 is accessed is inputted, a high level clock select signal S is outputted from an address decoder 11, and a frequency divider 12 is stopped, and a clock signal CK is supplied from a clock selector 13 to a bus control state machine 14 as a bus clock BCK so that the memory 2 can be controlled.例文帳に追加

メモリ２がアクセスされるアドレスが入力されるとアドレスデコーダ１１からハイレベルのクロックセレクト信号Ｓが出力され、分周器１２が停止し、クロックセレクタ１３からクロック信号ＣＫがバスクロックＢＣＫとしてバス制御ステートマシン１４に供給され、メモリ２が制御される。 - 特許庁

ADC wherein clock speed is equivalent to a transmission rate of a serial bus which is a measuring object is prepared, and a signal-to-noise ratio of the ADC is measured, and a signal-to-noise ratio when the serial bus is used as the clock of the ADC is measured, and jitter of the serial bus is calculated from a difference between signal-to-noise ratios.例文帳に追加

クロックスピードが、測定対象であるシリアルバスの伝送レートと同等のＡＤＣを準備し、前記ＡＤＣの信号対ノイズ比の測定を行い、前記シリアルバスを前記ＡＤＣのクロックとした場合の信号対ノイズ比の測定を行い、前記各信号対ノイズ比の差分から前記シリアルバスのジッタを算出する。 - 特許庁

This semiconductor device for outputting the transition information of an internal bus signal to the outside is provided with an internal bus information acquisition circuit for generating the transition information of the internal bus signal based on a difference between the transition timing of the internal bus signal and the transition timing of a first clock signal in a predetermined cycle.例文帳に追加

本発明の半導体装置は、内部バス信号の遷移情報を外部へと出力することが可能な半導体装置であって、前記内部バス信号の遷移タイミングと、所定の周期の第１クロック信号の遷移タイミングとの差に基づいて前記内部バス信号の遷移情報を生成する内部バス情報取得回路とを有する。 - 特許庁