cdr-2とは 意味・読み方・使い方

The CDR circuit operates to relax the speed of an error signal error_k (k = 1-m) regulating the operating speeds of a phase comparator circuit PDm (2) and a charge pump circuit CP_k (k = 1-m), and the speed of a phase comparison reference signal ref_k (k = 1-m) down to about 1/m.例文帳に追加

本発明のＣＤＲ回路の回路動作において、位相比較回路ＰＤｍ（２）とチャージポンプ回路ＣＰ＿ｋ（ｋ＝１〜ｍ）の動作速度を律速するエラー信号ｅｒｒｏｒ＿ｋ（ｋ＝１〜ｍ）の速度と位相比較基準信号ｒｅｆ＿ｋ（ｋ＝１〜ｍ）の速度とを１／ｍ程度に緩和することができる。 - 特許庁

The humanized recombinant anti-VLA-4 antibodies has the specificity to VLA4 and antigen-binding sites, wherein at least one of complementarity determining region (CDR) of variable domain is derived from non-humanized anti-VLA-4 antibodies, and the antibody has a potency of about 20 to 100% based on the potency of mouse HP1/2 monoclonal antibody.例文帳に追加

ＶＬＡ４に対する特異性及び抗原結合部位を有するヒト化組換え抗体分子であって、可変領域の相補性決定領域（ＣＤＲ）の少なくとも１つが非ヒト抗ＶＬＡ４抗体から導かれ且つ該抗体がマウスＨＰ１／２モノクローナル抗体の効力の約２０〜１００％の効力を有する、上記のヒト化組換え抗体分子。 - 特許庁

In the humanized recombinant antibody having specificity and an antigen-binding site toward the VLA4, at least one of a complementarity-determining region (CDR) of its variable regions is introduced from a non-human anti-VLA4 antibody, and also the antibody has approximately 20 to 100% efficacy of that of a mouse HP1/2 monoclonal antibody.例文帳に追加

ＶＬＡ４に対する特異性及び抗原結合部位を有するヒト化組換え抗体分子であって、可変領域の相補性決定領域（ＣＤＲ）の少なくとも１つが非ヒト抗ＶＬＡ４抗体から導かれ且つ該抗体がマウスＨＰ１／２モノクローナル抗体の効力の約２０〜１００％の効力を有する、上記のヒト化組換え抗体分子。 - 特許庁

A CDR circuit includes: a frequency control circuit; a first VCO 2 which generates a reproduction clock whose oscillation frequency is controlled according to control voltage and whose oscillation phase is controlled by input data; an FF 1 which performs data identification of the input data by the reproduction clock; and a second VCO 3 whose oscillation frequency is controlled according to control voltage.例文帳に追加

ＣＤＲ回路は、周波数制御回路と、制御電圧に応じて発振周波数が制御されかつ入力データにより発振位相が制御される再生クロックを生成する第１のＶＣＯ２と、再生クロックによって入力データのデータ識別を行うＦＦ１と、制御電圧に応じて発振周波数が制御される第２のＶＣＯ３とを備える。 - 特許庁

To provide a PLL synchronization stabilizing method for a bit free CDR by preventing occurrence of multiple synchronization of a PLL frequency and missynchronization at a 2/3 period equivalent to the frequency for input data so as to avoid unstable control over the input data due to jitter at a low speed.例文帳に追加

本発明は入力データをクロックによりデータを２系統に分けて抽出するデータ抽出部と，位相を１８０度ずらしてエラー検出回路によるエラー検出を行うデータ出力部とを備えたビットフリーＣＤＲのＰＬＬ同期安定化方法に関し，入力データに対してＰＬＬ周波数の逓倍同期や２／３の周期での誤同期を防止し，入力データが低速時のジッタによる制御の不安定を防止することを目的とする。 - 特許庁