「"multi-processor"」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

To easily extend the line size of a cache memory without being restricted by transfer size functioning as a unit to transmit/receive the data of a main memory via a coupling means of a multi-processor system in which cache memories are alternately connected with processors.例文帳に追加

キャッシュメモリとプロセッサが相互に接続されるマルチプロセッサシステムにおいて、その結合手段を介してメインメモリのデータを送受信する単位である転送サイズの制限を受けずに、キャッシュメモリのラインサイズを容易に拡大できるようにする。 - 特許庁

To reduce unnecessary communication between processors as much as possible in a device which performs assembly processing of split messages of an XUDT message defined by a connectionless function of an SCCP in a common line signal system in an exchange having a multi-processor constitution.例文帳に追加

マルチプロセッサ構成の交換機における共通線信号方式のＳＣＣＰのコネクションレス機能で定義されるＸＵＤＴメッセージの分割メッセージを組立処理する装置において、できるだけ無駄なプロセッサ間通信を削減する。 - 特許庁

To provide a memory controller and a memory control method for surely controlling the consistency of a cache even at the time of constructing a multi-processor system by using a processor which does not notify information related with cache ejection processing.例文帳に追加

キャッシュ排出処理に関する情報を通知しないプロセッサをもちいてマルチプロセッサシステムを構築した場合であっても確実にキャッシュの整合性制御をおこなうことができるメモリ制御装置およびメモリ制御方法を提供すること。 - 特許庁

When the hardware of the processor itself is to be replaced in a multi-processor dual information processing system having service continuity, one channel is replaced with the new processor while the other channel is operated with the old processor.例文帳に追加

サービス継続性を伴うマルチプロセッサ二重化情報処理システムにおいて、処理能力向上のためにプロセッサ自身のハードウェアをリプレースする際、片系を旧プロセッサとして運用しながら、もう片系を新プロセッサに載せ換えるように構成する。 - 特許庁

To provide a memory management system, preventing an increase in a hardware scale and efficiently managing the consistency of a cache memory and a shared memory in processing an image in a multi-processor system having a plurality of processors, the cache memory and the shared memory.例文帳に追加

複数のプロセッサ、キャッシュメモリ及び共有メモリを有したマルチプロセッサシステムで画像処理を行うときに、ハードウェア規模の増大を防ぎ、効率よくキャッシュメモリおよび共有メモリの整合性を管理できるメモリ管理システムを提供することである。 - 特許庁

This multi-processor system 10 is provided with a plurality of MPU 12_0 to 12_n operating on a plurality of OS11_0 to 11_n and a memory part 14 having MEM14_0 to 14_n being a plurality of memory spaces respectively assigned to the MPU12_0 to 12_n.例文帳に追加

マルチプロセッサシステム１０は、複数のＯＳ１１_０〜１１_ｎ上でそれぞれ動作する複数のＭＰＵ１２_０〜１２_ｎと、複数のＭＰＵ１２_０〜１２_ｎに対してそれぞれ割り当てられた複数のメモリ空間であるＭＥＭ１４_０〜１４_ｎを有するメモリ部１４とを具備する。 - 特許庁

To facilitate mounting of many I/O blocks on a multiprocessor system independently from a processor block, in an address snoop method and a multi-processor system, while preventing reduction in upper limit of the performance of the multiprocessor system (increase in latency).例文帳に追加

本発明は、アドレススヌープ方法及びマルチプロセッサシステムに関し、多数のＩ／Ｏブロックをプロセッサブロックから独立させてマルチプロセッサシステムに容易に実装可能とすると共に、マルチプロセッサシステムの性能の上限の低下（レイテンシの増加）を防止可能とすることを目的とする。 - 特許庁

To reduce the capacity of an instruction memory, and to flexibly assign a program area whose application is required by constituting an instruction memory as a multi-port memory in the constitution of a multi-processor system in which a processor and an instruction memory are mounted one to one.例文帳に追加

プロセッサとインストラクション・メモリを１対１に装備したマルチプロセッサシステムの構成で、インストラクション・メモリをマルチポート・メモリにすることによって、インストラクション・メモリの容量を削減することと共に、アプリケーションの必要とするプログラム領域を柔軟に割り当てることができる。 - 特許庁

To provide an exchange system suitably interconnecting a plurality of kinds of existing communication networks, a multi-processor system of a configuration executing interconnection control and exchange control for the communication networks at a high speed, and a control method of the exchange system by means of a simple configuration and a simple procedure.例文帳に追加

複数種の既存通信網を相互接続するに好適な交換システム、高速に通信網の相互接続制御や交換制御が実行できる構成のマルチプロセッサシステム、交換システムの制御方法を簡単な構成や手順で提供する。 - 特許庁

This multi-processor system is provided with communication register modules 400-402 corresponding to processors 10-12 one to one, and a lock processing test operation is operated to the corresponding communication register modules, and a lock value set operation and an unlock operation are operated through an inter-communication module bus to all the communication modules by executing simultaneous writing control.例文帳に追加

プロセッサ１０〜１２に１対１対応する通信レジスタモジュール４００〜４０２を設け、ロック処理テスト動作は対応する通信レジスタモジュールに対して行ない、ロック値セット動作およびアンロック動作は通信モジュール間バス７００を介して全通信モジュールに同時書き込み制御して行なう。 - 特許庁

This coherence controller 64 comprises an external port 99 connected to at least one of the external multi-processor modules 51, 52, and 53 of a module 50 and a cash filter directory 84 SF/ED with a consistency assured between a mass memory and the cash memory of the module.例文帳に追加

コヒーレンスコントローラ６４は、モジュール５０の外部のマルチプロセッサモジュール５１、５２、５３のうちの少なくとも１つに結合された外部ポート９９と、マスメモリと、モジュールのキャッシュメモリとの間で一貫性を確保するようになっているキャッシュフィルタディレクトリ８４ＳＦ／ＥＤを含む。 - 特許庁

In a symmetrical multi-processor computer where a processor with a memory interleaved by a low order address is accessible to an arbitrary memory with equally high performance, the processors are grouped, snoops are thinned among the groups, and a snoop request is reduced by restricting snooping of all the requests within the groups.例文帳に追加

下位アドレスによってメモリがインタリーブされた、プロセッサが任意のメモリに対して等しく高い性能でアクセス可能な対称型マルチプロセッサ型計算機において、プロセッサをグループ化し、グループ間ではスヌープを間引き、すべてのリクエストをスヌープするのはグループ内に限ることによりスヌープリクエストを削減する。 - 特許庁

In the multi-processor constituted control device of a small number of processors, a simple telegraphic interface is used for an interface between a plurality of control instruction devices 110 and 120 for receiving the control request from upper devices 200 and 300, and the determination whether or not the interface is controllable for the setting or the control is requested to other control instruction device.例文帳に追加

プロセッサ数の少ないマルチプロセッサ構成制御装置において、上位装置２００，３００から制御の要求を受ける複数の制御指示装置１１０，１２０間のインタフェースに、簡易な電文インタフェースを用い、設定や制御時には制御可能かどうかの判定を他の制御指示装置に依頼する。 - 特許庁

The method and the device are provided, in the multi-processor system including the plurality of processors operatively connected to a main memory 106, and correlated respectively with a local memory; and at least one main processor 102E capable of controlling access to data in the main memory 106 and data in the processors.例文帳に追加

メインメモリ１０６に動作可能に接続されるとともに、それぞれがローカルメモリに関連付けられた複数のプロセッサと、プロセッサによる、メインメモリ１０６内のデータおよびプロセッサ内のデータに対するアクセスを制御可能な少なくとも一つのメインプロセッサ１０２Ｅと、を含むマルチプロセッサシステムにおける方法および装置を提供する。 - 特許庁

On the condition that an operating rate of a call processing processor, such as a processor 11 in a multi-processor exchange 1 exceeds a threshold for a prescribed time or over, channels 211, 212, 213 (incoming channel side) connecting respectively with a subscriber A51, a subscriber B52, and a subscriber C53 are stepwise blocked with a restriction.例文帳に追加

マルチプロセッサ交換機１のうちのある呼処理プロセッサ、例えば呼処理プロセッサ１１の使用率がある一定時間以上、しきい値を越えたことを条件に、対地Ａ５１／対地Ｂ５２／対地Ｃ５３へそれぞれ接続されている回線２１１，２１２，２１３（入り回線側）を段階的に規制閉塞する。 - 特許庁

In a multi-processor system constituted of cards (#0)1 and (#1)2, a cache status PE(Pseudo-Exclusive) showing such a status that a cache line size write is ready while the data are invalid is newly added to a cache status MESI, and a protocol on the system interface for shifting to this status is decided.例文帳に追加

カード（＃０）１，（＃１）２からなるマルチプロセッサシステムでは、キャッシュステータスＭＥＳＩに、データは無効であるが、キャッシュラインサイズライトはいつでも実施できるという状態を示すキャッシュステータスＰＥ（Ｐｓｅｕｄｏ−Ｅｘｃｌｕｓｉｖｅ）を新たに加え、この状態に遷移させるためのシステムインタフェース上のプロトコルを取り決めている。 - 特許庁

To improve the processing speed of a multi-processor system in which a cache memory is shared by a plurality of processors by eliminating any miss hit (inter-processor competition mistake) to be generated due to the replacement of the copy of a block to be accessed by a certain processor with the copy of a block to be accessed by the other processor.例文帳に追加

複数のプロセッサがキャッシュメモリを共有するマルチプロセッサシステムにおいて、或るプロセッサがアクセス対象にしているブロックの写しが、他のプロセッサがアクセス対象にしているブロックの写しで置き換えられることに起因して発生するミスヒット（プロセッサ間の競合ミス）をなくすことにより、マルチプロセッサシステムの処理速度を向上させる。 - 特許庁

To provide a mobile communication switch adopting a multi-processor system comprising a plurality of call processors each accommodating a wireless control area that provides channel switch control by which the load on the switch can be relieved, the accommodated area and the number of wireless speech channels can be extended and the processing load on the switch is not increased even when traffic becomes heavy.例文帳に追加

それぞれが無線制御エリアを収容する呼処理プロセッサが複数備えられたマルチプロセッサ方式の移動通信交換機において、交換機の負荷を軽減して、収容できるエリア、無線通話回線数を拡大し、トラヒックの増大しても、交換機内の処理負荷を増大させることのないチャネル切替制御を提供する。 - 特許庁

In the multi-processor system, a task having parallelism is automatically extracted from an input program to be processed by a compiler, scheduling to operate a corresponding processor unit efficiently by arranging the task in accordance with the characteristic of each processor unit, and in addition, a code for optimizing an operation frequency and power supply voltage is generated by estimating the throughput of the processor unit.例文帳に追加

マルチプロセッサシステムにおいて、コンパイラにより処理対象となる入力プログラムから自動的に並列性を持つタスクを抽出し、各プロセッサユニットの特性に合わせて当該タスクを配置することで当該プロセッサユニットを効率よく動かすスケジューリングを行い、さらには当該プロセッサユニットの処理量を見積もることで動作周波数や電源電圧を最適化するコードを生成する。 - 特許庁

This multi-processor system in which a response is changed according to stored information at the time of reading is constituted of plural storage elements which can be read from plural processors in a system LSI, the management table of constitution control processing to be realized on the plural storage elements, and a constitution control processing program in a rising program for changing the object of constitution control by reading the management table.例文帳に追加

読み出し時には格納されている情報に従い応答を変える特徴を有し、システムＬＳＩ内の複数のプロセッサから読み出し可能な複数の記憶素子と、その複数の記憶素子上に実現される構成制御処理の管理テーブルと、この管理テーブルを読み出すことで、構成制御する対象を変える立ち上げプログラム内の構成制御処理プログラム。 - 特許庁

In the address snoop method for the multi-processor system in which the processor block including a plurality of processors and a plurality of memories is connected to the plurality of I/O blocks via a plurality of address joint devices, when an access request is generated from one optional processor block, the address joint device performs, instead of each I/O block, address snoop processing to determine whether to respond to the access request or not.例文帳に追加

複数のプロセッサと複数のメモリからなるプロセッサブロックが複数個アドレス結合装置を介して複数のＩ／Ｏブロックと接続された構成のマルチプロセッサシステムにおけるアドレススヌープ方法において、任意の１つのプロセッサブロックからアクセスリクエストが発生したときに、前記アクセスリクエストに対して応答するか否かを判断するアドレススヌープ処理を、各Ｉ／Ｏブロックに代わって前記アドレス結合装置において行うように構成する。 - 特許庁