「うめもりだい３ちょうめ」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

本発明は、メモリを有し、一方が制御側、他方が待機側となる第１，第２の制御部と、この第１，第２の制御部の内、制御側のメモリの内容を、第１，第２の制御部の内、待機側のメモリへイコライズする冗長化制御部とを具備する二重化制御装置に改良を加えたものである。例文帳に追加

This duplex controller is provided with first and second control parts 1 and 2 having memories 12 and 22 of which one becomes a control side and the other becomes a standby side, and a redundant control part 3 for equalizing the contents of the memory on the control side between these first and second control parts to the memory on the standby side between the first and second control parts. - 特許庁

主ワードデコーダ１には主ワード線２、副ワードデコーダ３、および副ワード線４を介してメモリセル６が接続され、冗長ヒューズ回路９には冗長主ワード線１０、冗長副ワードデコーダ１１および冗長副ワード線１３を介して冗長メモリセル１２が接続されている。例文帳に追加

Each of memory cells 6 is connected to a main word decoder 1 via a main word line 2, an auxiliary word decoder 3, and an auxiliary word line 4, while each of redundant memory cells 12 is connected to a redundant fuse circuit 9 via a redundant main word line 10, a redundant auxiliary word decoder 11, and a redundant auxiliary word line 13. - 特許庁

絶縁トレンチ１５が、メモリセル１と、隣接する別のメモリセル１６とを取り囲むように配置されており、該メモリセル１と、隣接する別のメモリセル１６との間にドーピングされたアクティブ領域１７が形成されており、トレンチ３の上方領域６において、エピタキシャル成長層１１の上方に、内側開口１３を有する第２の誘電層１２が配置されている。例文帳に追加

An insulation trench 15 is disposed so as to enclose a memory cell 1 and an adjacent memory cell 16, doped active region 17 between the memory cell 1 and the adjacent memory cell 16 is formed, and a second dielectric layer 12 having an inside opening 13 is disposed above an epitaxial grown layer 11 in the upper region 6 of a trench 3. - 特許庁

帯状部材１の端部には、その長さ方向に若干動くように係止片４を構成し、これが帯状部材１の長さ方向に最大限動いた状態の時のその係止部４ｂの裏面が、正規の長さ目盛り２及び１／２長の長さ目盛り３の基準点、即ち、０点となるようにする。例文帳に追加

A locking piece 4 is longitudinally minutely movably attached to the end section of the member 1 so that the rear surface of the locking section 4b of the piece 4 may become the reference points, namely, '0' points of the scales 2 and 3 when the locking piece 4 moves the maximum in the length direction of the member 1. - 特許庁

メモリに、第ｉ（１〜３）情報を記録する第ｉ領域Ｂｉと、第ｉ領域の先頭アドレスａｉ及びデータ長Ｌｉを記録するシステム領域Ｂ４を確保する。例文帳に追加

An i-th region Bi for recording the i-th (1 to 3) information and a system region B4 for recording a start address ai and data length Li of the i-th region are secured in a memory. - 特許庁

第１磁性層３と第２磁性層５が非磁性層（絶縁層４）を介して積層されてなる磁気抵抗効果膜の側面に、窒化物からなる絶縁体７を形成したこと特徴とする磁気抵抗メモリ。例文帳に追加

The magnetoresistive memory has insulators 7 made of a nitride formed on the side surface of a magneto-resistance film, where first an second magnetic layers 3, 5 are laminated via a nonmagnetic layer (an insulation layer 4). - 特許庁

通信網３を介して接続された回答要求者の第１の情報処理端末１に対して、制御手段１１は所定の調査項目から成る調査情報及びその付帯情報の入力を要求し、入力された調査情報を調査ファイルメモリ１６に格納する。例文帳に追加

A control means 11 requests the input of investigation information composed of prescribed investigation items and the auxiliary information to the first information processing terminal 1 of the reply requester connected through a communication network 3 and stores the inputted investigation information in an investigation file memory 16. - 特許庁

ＣＰＵは、鍵盤２の演奏練習のための曲データを曲データメモリから読み出して、その曲データに含まれている鍵盤演奏の運指データによって変調された赤外線を赤外発光ダイオード３から送信する。例文帳に追加

A CPU reads music data for performance practice of a keyboard 2, from a music data memory, and transmits infra-red ray modulated by fingering data of keyboard performance which is included in the music data from an infrared light emitting diode 3. - 特許庁

Ａ／Ｄ変換回路３，４によってデジタル化されたそれぞれの入力画像信号は、水平画素変換回路９，１０、ラインメモリ１１，１２、垂直画素変換回路１５，１６よりなるそれぞれの画素変換手段によって、拡大縮小率が調整され、それぞれフレームメモリ１８，１９に格納される。例文帳に追加

Input image signals digitized by A/D converting circuits 3 and 4 have their enlargement/reduction rates adjusted by pixel converting means composed of horizontal pixel converting circuits 9 and 10, line memories 11 and 12, and vertical pixel converting circuits 15 and 16 and are stored in frame memories 18 and 19 respectively. - 特許庁

動画像入力手段に統計量算出部１、複雑度記憶メモリ２、ダイナミックレンジ調整器３及びダイナミックレンジ制御回路４を設けて、入力画像の複雑度に応じて画像のダイナミックレンジを調整して、情報量を削減する。例文帳に追加

A moving image input means is provided with a statistic quantity calculating part 1, a complexity storage memory 2, a dynamic range adjuster 3 and a dynamic range control circuit 4 and in accordance with complexity of an input image, a dynamic range of the image is adjusted to reduce the information quantity. - 特許庁

ビデオ復号回路１は、システムデコーダ１２，可変長復号部（ＶＬＤ）３，逆量子化部（ＩＱ）４，逆直交変換部（ＩＤＣＴ）５，動き補償画像再生部（ＭＣ）６，メモリ９，復号コントローラ１０から構成される。例文帳に追加

The video decoding circuit 1 consists of a system decoder 12, a variable length decoding section (VLD) 3, an inverse quantization section (IQ) 4, an inverse orthogonal transform section (IDCT) 5, a motion compensation image reproduction section (MC) 6, a memory 9 and a decoding controller 10. - 特許庁

半導体基板１と、その上に形成された強誘電体キャパシタ７と、該強誘電体キャパシタ７を内包する第１層間膜３と、該第１層間膜３を挿通するメタル配線１Ｍと、を有する強誘電体メモリであって、前記第１層間膜３上に、水分拡散防止膜４が形成されていることを特徴とする強誘電体メモリである。例文帳に追加

The memory further comprises a moisture diffusion preventive film 4 formed on the film 3. - 特許庁

ダイバーシティ装置は、アンテナ１ａおよび２ａ、復調部２ａおよび２ｂ、および４個のＡＣＳ部４１〜４４およびパスメモリ５を備えたビタビデコーダ３を備えている。例文帳に追加

The diversity device is provided with a viterbi decoder 3 equipped with antennas 1a and 2a, demodulation parts 2a and 2b, four ACS parts 41-44 and a path memory 5. - 特許庁

例えば、リード要求Ｒ１ａのデータ転送長が長い場合には、その最初の分割要求に応じて、第３メモリ３から第１リードＦＩＦＯ８に読み出しデータが格納された時点で、リード要求Ｒ２ａの最初の分割要求が実行される。例文帳に追加

For example, when the data transfer length of the read request R1a is long, the first division request of a read request R2a is executed when storing read data from a third memory 3 in a first read FIFO 8 in response to the first division request. - 特許庁

すなわちこの場合に、画像補間フィルタ１０及び画質調整フィルタ１３を迂回して第１及び第２の画像メモリ３、４に書き込まれた一及び他の画像を取り出す迂回経路手段（遅延回路２２、セレクタ２３）が設けられる。例文帳に追加

That is, in this case, the bypass means (delay circuit 22 and the selector 23), provided to the image signal processor extract one and other images written in 1st and 2nd image memories 3, 4 while bypassing the image interpolation filter 10 and the image quality adjustment filter 13. - 特許庁

第１のMIS素子（Qｗ11）と、第１のMIS素子（Qｗ11）のソース及びドレインのいずれか一方の領域をゲートとして用いて前記第１のMIS素子（Qｗ11）の上に積み重ね形成された第２のMIS素子（QR11）と、この第２のMIS素子（QR11）のゲート入力容量である情報蓄積用のキャパシタ（Cｓ11）とを有したメモリセル（C11）をマトリックス状に配列したメモリアレイにおいて前記第１のMIS素子（Qｗ11）のドレインを第２のMIS素子（QＲ11）のドレインと電気的に結合して、……、データ線（D1）をメモリアレイの各メモリセル間にセンス線（S1）及びワード線（W1）に直交するように配線することを特徴とする半導体ランダムアクセスメモリ装置。例文帳に追加

A semiconductor random access memory device with the characteristics of having the matrix of memory cells (C11) that includes the first MIS element (QW11), the drain (3) or the source (4) of the first MIS element (QW11) and the second MIS element (QR11) formed above the first MIS element (QW11), gate input capacity information storage capacitor (CS11) for the second MIS element (QW11). In the matrix of the memory array, the drain of the said first MIS element (QW11) electrically connected to the drain of the second MIS element (QW11), … connecting so that the data line (D1) orthogonally to sense (S1) and word (W1) lines of the each memory cell of the array.  - 特許庁

不揮発性メモリ６０に格納された初期電流量に所定の乗算係数を乗算した電流量を初期値として、各発光ダイオード３に流す電流量をフィードバック制御により調整して所定の白色光を生成する。例文帳に追加

An amount of current obtained by multiplying an initial amount of current stored in a nonvolatile memory 60, by a predetermined multiplication coefficient is taken as an initial value to adjust an amount of current flowing through each LED 3 by feedback control, whereby predetermined white light is generated. - 特許庁

故障診断装置１は、太陽電池モジュール２の各太陽電池３の出力を検出する複数の電圧計４と、太陽電池モジュール２に設けられ波長感度の異なるフォトダイオード５Ａ〜５Ｄと、メモリ８ａを有する故障判定用コントローラ８とを備えている。例文帳に追加

The fault diagnostic device 1 is provided with a plurality of voltmeters 4 that detect an output of each solar cell 3 in the solar cell module 2, photo diodes 5A to 5D that are provided in the module 2 and have different wavelength sensitivities, and a fault determination controller 8 having a memory 8a. - 特許庁

ＣＰＵ１は、指紋読取器３から与えられた指紋特徴量とリーダ／ライタ５から与えられた管理者指紋特徴量とを比較し、両者が一致する場合、管理用ＩＣカードから読み出した第２暗号化プログラム及びメモリ４から読み出した第１暗号化プログラムから暗号化プログラムを生成する。例文帳に追加

The CPU 1 compares a fingerprint feature amount applied from a fingerprint reader 3 with the manager fingerprint feature amount applied from the reader/writer 5 and when both the amounts are matched, a cipher program is generated from a second cipher program read out of the IC card for management and a first cipher program read out of a memory 4. - 特許庁

三値連想メモリセル１は、ストレージ層２３から形成されている第１磁気トンネル接合２、ストレージ層の磁化に対して調整可能な磁化方向を有するセンス層２１、及び、ストレージ層とセンス層との間の絶縁層２２を有し、ストレージ層に接続されているセンス線３を有し、第１フィールド線４及び第２フィールド線５を有する。例文帳に追加

The ternary content addressable memory cell 1 is provided with a first magnetic tunnel junction 2 being formed from a storage layer 23, a sense layer 21 having a magnetization direction adjustable relative to the magnetization of the storage layer, an insulating layer 22 between the storage layer and the sense layer, a sense line 3 coupled with the storage layer, a first field line 4 and second field line 5. - 特許庁

ダイバーシチ判定部１４により、復調論理回路１０が出力する受信品質と、受信電界検出回路１１が出力する受信電界強度と、フェージングピッチ検出回路１２が出力するフェージングピッチと、メモリ１３のしきい値とを比較して、ＲＦスイッチ３及び論理スイッチ９の切替え動作を制御するようにする。例文帳に追加

A diversity deciding part 14 controls the change-over operation of an RF switch 3 and a logical switch 9, by comparing reception quality outputted from a demodulation logical circuit 10, a reception electric field strength outputted from a reception electric field detecting circuit 11, a phasing pitch outputted from a phasing pitch detecting circuit 12 and the threshold of a memory 13. - 特許庁

上記課題を解決するべく、視聴者がチャンネル切換を指示すると、マイクロコンピュータ３は放送方式が相違する放送チャンネルを受信可能な選局回路５に受信チャンネルの切換えを指示すると共にＡＧＣ回路１０のＡＧＣ感度を上げ、またメモリ４から前記切換え受信チャンネルにかかる垂直周波数を読み出し、垂直ドライブ回路７の垂直周波数をこの読み出した垂直周波数に切り換える。例文帳に追加

When a viewer instructs channel switching, a microcomputer 3 instructs a channel selection circuit 5 receptible of a broadcast channel adopting a different broadcast system to switch a reception channel, increases the AGC sensitivity of an AGC circuit 10, reads a vertical frequency with respect to the switching reception channel from a memory 4, and switches the vertical frequency of a vertical drive circuit 7 to the read vertical frequency. - 特許庁