「ダブルデー」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

ダブルデートが分かってないようだな。例文帳に追加

Come on. you're kind of missing the point of a double date. - 映画・海外ドラマ英語字幕翻訳辞書

君はサマンサを連れて ダブルデートって感じで例文帳に追加

You bring samantha. it'd be a double date. - 映画・海外ドラマ英語字幕翻訳辞書

いや ダブルデートとか そんなんじゃ...例文帳に追加

No, we're not on a double date or anything... - 映画・海外ドラマ英語字幕翻訳辞書

ダブルデータレートダイナミックランダムアクセスメモリ用出力回路、及びダブルデータレートダイナミックランダムアクセスメモリ例文帳に追加

OUTPUT CIRCUIT FOR DOUBLE DATA RATE DYNAMIC RANDOM ACCESS MEMORY, AND DOUBLE DATA RATE DYNAMIC RANDOM ACCESS MEMORY - 特許庁

ダブルデータ速度入力データストリーム用のデータアライメントシステムおよび方法例文帳に追加

DATA ALIGNMENT SYSTEM, AND METHOD FOR DOUBLE DATA RATE INPUT DATA STREAM - 特許庁

彼女の親友とダブルデートで、友達の相手はアメフトのタイトエンド選手だったの例文帳に追加

We double dated with her best friend and the tight end from the football team. - 映画・海外ドラマ英語字幕翻訳辞書

８月31日，日本チームはニューヨーク州のダブルデー・フィールドで米国東部選抜チームとダブルヘッダーを行った。例文帳に追加

On Aug. 31, the Japanese team played a doubleheader against the U.S. eastern all-star team at Doubleday Field in New York.  - 浜島書店 Catch a Wave

ダブルデータレート（ＤＤＲ）ＤＲＡＭ用の出力データ及びデータストローブ信号を同期化させるための装置を提供する。例文帳に追加

To provide a device to synchronize the output data and the data strobe signals of a double data rate (DDR) DRAM. - 特許庁

ダブルデータレート（ＤＤＲ）ＤＲＡＭの出力データ及びデータストローブ信号を同期化させるための方法を提供する。例文帳に追加

To provide a method for synchronizing output data of a double data rate (DDR) DRAM and a data strobe signal. - 特許庁

したがって、通常時にダブルデータレートでデータを出力する端子からテスト結果をデータレートを落として出力することができる。例文帳に追加

Therefore, the test result can be output from a terminal which outputs data with double data rate during normal operation decreasing the data rate. - 特許庁

ダブルデータレートダイナミックランダムアクセスメモリからのデータ取り出し方法、及びデータストローブ信号提供方法例文帳に追加

METHOD FOR OUTPUTTING DATA FROM DOUBLE DATA RATE DYNAMIC RANDOM ACCESS MEMORY, AND METHOD FOR PROVIDING DATA STROBE SIGNAL - 特許庁

外部とのデータの授受のマージンが改善されたダブルデータレートの同期型半導体記憶装置を提供する。例文帳に追加

To provide a synchronous semiconductor storage of double data rate where a margin for receiving and sending data from and to the outside is improved. - 特許庁

ダブルデータレート（ＤＤＲ）方式のシンクロナスＤＲＡＭを高速アクセス可能なマイクロコンピュータを提供する。例文帳に追加

To provide a microcomputer, which accesses a synchronous DRAM having a double data rate(DDR) scheme at a high speed. - 特許庁

ダブルデータレート（ＤＤＲ）方式のシンクロナスＤＲＡＭを高速アクセス可能なマイクロコンピュータを提供する。例文帳に追加

To provide a microcomputer for accessing a double-data-rate (DDR) synchronous DRAM at high speed. - 特許庁

低速テスト装置でテストできるダブルデータレート同期式ＤＲＡＭ集積回路装置を提供すること。例文帳に追加

To provide a double data rate synchronous DRAM integrated circuit device which can be tested by a low speed test device. - 特許庁

ダブルデータレート（ＤＤＲ）方式のシンクロナスＤＲＡＭを高速アクセス可能なマイクロコンピュータを提供する。例文帳に追加

To provide a microcomputer capable of rapidly accessing a double data rate (DDR) style synchronous DRAM. - 特許庁

共通のチップを用いてシングルデータレートおよびダブルデータレートの動作モードで動作する同期型半導体記憶装置を容易に実現する。例文帳に追加

To easily realize a synchronous semiconductor memory operating in operation modes of a single data rate and a double data rate while using a common chip. - 特許庁

シングルデータレートモード信号ＣＬ１、ＢＬ１を活性化してダブルデータレート同期式ＤＲＡＭ集積回路装置をシングルデータレートモードで動作させる。例文帳に追加

Single data rate mode signals CL1, BL1 are activated, and a double data rate synchronous DRAM integrated circuit device is operated with a single data rate mode. - 特許庁

このグローバルデータ線はダブルデータレート（ＤＤＲ）かつシングルエンドであるため、この線どうしの物理的な間隔が増し、それにより容量および電力要求が減じられる。例文帳に追加

Since this global data line is a double-data rate(DDR) or a single end, physical interval of the lines is increased, and its capacity and power request is reduced. - 特許庁

テスト時に通常のメモリテスタを使用できるデータ入力回路の回路構成が容易なダブルデータレート（ＤＤＲ）メモリを提供する。例文帳に追加

To provide a double data rate(DDR) memory in which a normal memory tester can be used at the time of a test and circuit constitution of a data input circuit is easy. - 特許庁

このようにすれば外部データ取込信号ＤＱＳの立上がりエッジまたは立下がりエッジのいずれか一方のみに基づいてダブルデータレートのデータ受信が可能となる。例文帳に追加

Thereby, data of double data rate can be received based on only either of a rise edge or a fall edge of the external data taking-in signal DQS. - 特許庁

ダブルデータレートのデータバスにおいて、１回の読出動作におけるデータの塊（グラニュアリティ）が従来の半分となり、データバス効率が向上する。例文帳に追加

In a data bus of a double data rate, a cluster of data in read operation of one time is made half of conventional one, and data bus efficiency is improved. - 特許庁

ダブルデータレートモードを有しＤＬＬ回路を備えるシンクロナスＤＲＡＭ等の出力位相同期特性を改善し、その消費電流を低減して、シンクロナスＤＲＡＭ等及びこれを含むシステムの高速化及び低消費電力化を図る。例文帳に追加

To increase operation speed of a synchronous DRAM, etc., and a system including this and to reduce power consumption by improving an output phase synchronous characteristic of a synchronous DRAM and the like having a double data rate mode and provided with a DLL circuit, and reducing its current consumption. - 特許庁

ダブルデータレート同期式ダイナミックランダムアクセスメモリ（ＤＤＲ−ＳＤＲＡＭ）の動作クロックｘ１Ｃｌｋの周波数より高い周波数をもつクロック信号ｘ４Ｃｌｋを用いて、ストローブ信号エッジ検出部１３０３が、データストローブ信号Ｄｑｓをサンプリングして、データストローブ信号Ｄｑｓの切り替わりエッジを検出し、エッジ切り替わり検出信号を出力する。例文帳に追加

By using a clock signal x4Clk having a frequency higher than that of the operation clock c1Clk of a double data rate synchronous dynamic random access memory (DDR-SDRAM), a strobe signal edge detection part 1303 samples data strobe signals Dqs to detect the switching edge of the data strobe signals Dqs, and output an edge switching detection signal. - 特許庁

リードとライトが完全に独立的にダブルデータレート形式で動くＱＤＲ素子において１つのサイクルでリードとライトが可能であり、リード時にプリフェッチ形式を適用し、一回のアドレス変化でバースト長に合わせてデータを読み込むことができるクワッドデータレートシンクロナスＳＲＡＭの駆動方法及び駆動回路を提供する。例文帳に追加

To provide a method and circuit for driving a quad data rate synchronous SRAM which can perform the read/write operation in one cycle in a QDR device in which the read/write operation are completely independently performed in a double data rate type and which can read data in a burst length according to one address variation by using a prefetched method in the read operation. - 特許庁

ダブルデータレート仕様で、同一出力端子から同一サイクルに出力する２個のデータをメモリセルアレイから読み出す際に、センスアンプイネーブル信号／ＳＡＥの一方に遅延回路を設けることにより、センスアンプ（１）、センスアンプ（２）を活性化して２個のデータをセンスするタイミングをずらし、センスアンプ（１）、センスアンプ（２）に流れるピーク電流をずらす。例文帳に追加

When two data of double data specification outputted from the same output terminal at the same cycle are read out from a memory cell array, by providing a delay circuit at one side of a sense amplifier enable-signal /SAE, a sense amplifier 1 and a sense amplifier 2 are activated, timing at which two data are sensed is deviated, peak current flowing in the sense amplifier 1 and the sense amplifier 2 is deviated. - 特許庁

クロックの第１及び第２のエッジに同期したデータ入出力回路と、セルアレイにコラムゲートを介し接続した第１及び第２のデータバス線と、当該データ入出力回路にシリアルに入力する第１及び第２のライトデータを入出力するシリアルパラレル変換回路から出力する当該ライトデータに従い、当該データバス線を駆動する第１及び第２のライトアンプとを有し該ダブルデータレート対応のメモリデバイスにおいて、ライトアンプ制御回路は、ライトコマンドによる書込み時ライトアンプを活性化し、書き込み状態でもデータマスク信号に応答して第１及び・または第２のライトアンプを非活性化する。例文帳に追加

An input buffer 20 fetches a data mask signal DQM in synchronization with the clock CLK0° or CLK180° to generate the internal mask signal MSK0 or MASK1. - 特許庁

ダブルデータレートのメモリとの間で伝送されるクロック信号ＣＫ、ＣＫ＃及びデータストローブ信号ＤＱＳの到達時間を伝送路の反射波を利用して取得し、取得したクロック信号及びデータストローブ信号の到達時間に基づいて同期化するデータの有効範囲を求めるようにして、実際の実装及び接続環境に応じてシステムクロックに同期化するデータの有効範囲を決定できるようにする。例文帳に追加

The scope of the data to be synchronized with the system clock is determined according to the actual mounting and connection environment by acquiring arrival time of clock signals CK, CK# and a data strobe signal DQS transmitted with a memory of double data rate, by utilizing a reflected wave of a transmission line and calculating the scope of the data to be synchronized based on the acquired arrival time of the clock signals and the data strobe signal. - 特許庁