「ティビット」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

セルバッファとの間にパリティビット用データ線を設けない状態でパリティビットのチェックを可能にする。例文帳に追加

To check a parity bit while no parity bit data line is provided between a cell buffer monitor and a cell buffer. - 特許庁

個々のパリティビットに対応する、パリティ検査行列の列重みが小さい順にパリティビットをパンクチャする。例文帳に追加

Parity bits are punctured in order with the small column weight of a parity check matrix corresponding to the individual parity bits. - 特許庁

パリティビット作成部１１０は、送信データから誤り訂正のためのＦＥＣのパリティビットを作成する。例文帳に追加

A parity bit production part 110 produces an FEC parity bit from the transmission data for correcting an error. - 特許庁

パリティビットメモリは、データ記憶装置への各エントリ及びタグ記憶装置への各エントリについてパリティビットを記憶する。例文帳に追加

A parity bit memory stores a parity bit in regard to each entry to the data storage and each entry to the tag storage. - 特許庁

これら参照パリティビットが、検索されたマスクビットによってマスクされた照会データ値から生成されるパリティビットと比較される。例文帳に追加

The reference parity bits are compared with parity bits generated from a query data value masked by the retrieved mask bits. - 特許庁

システムビットと第１パリティビットと第２パリティビットを分けずに処理できるようにすること。例文帳に追加

To provide a rate dematching and deinterleaving apparatus and a method thereof capable of processing system bits and first and second parity bits without dividing them. - 特許庁

第２の変調部１０３ｂは、パリティビットデータを適応変調する。例文帳に追加

The second modulation section 103b performs adaptive modulation to the parity bit data. - 特許庁

パリティビットを再循環させる連続コードデコーダ及びその方法例文帳に追加

CONCATENATED CODE DECODER AND METHOD FOR RE-CIRCULATING PARITY BIT - 特許庁

パリティビット構造を具備するランダムアクセスメモリアレイ例文帳に追加

RANDOM ACCESS MEMORY ARRAY WITH PARITY BIT STRUCTURE - 特許庁

それに合わせてレートデマッチング処理部１０２はシステムビットと第１パリティビットと第２パリティビットとをそれぞれ独立にレートデマッチし、そのレートデマッチしたシステムビットと第１パリティビットと第２パリティビットとを出力メモリ１０３に格納する。例文帳に追加

A rate dematching processing section 102 in matching with the detection independently applies rate dematching to the system bits, the first parity bits, and the second parity bits and stores the system bits, the first parity bits, and the second parity bits subjected to the rate dematching to an output memory 103. - 特許庁

冗長信号除去部５０は、ＣＲＣビット、パリティビットを除去する。例文帳に追加

A redundancy signal removal part 50 removes the CRC bits and parity bits. - 特許庁

メモリセルアレイ中のパリティビットセルに不良セルがあってもパリティビットを含むデータを記憶することができるインターフェース回路、パリティビット割付方法及び半導体記憶装置を提供する。例文帳に追加

To provide an interface circuit which memorizes data which contains a parity bit even if a defective cell is in the parity bit cell of a memory cell array; and to provide a parity bit allocation method and a semiconductor memory. - 特許庁

垂直パリティ生成回路６は、上記データの各列についての垂直パリティビットを演算し、水平パリティ生成回路８は、垂直パリティ生成回路６の出力である垂直パリティビットについての水平パリティビットを演算し、比較回路１０は、上記データに付加された垂直パリティビットと水平パリティ生成回路８の出力である水平パリティビットとを比較する。例文帳に追加

A vertical parity generating circuit 6 operates vertical parity bits as to each row of the above data, a horizontal parity generating circuit 8 operates horizontal parity bits as to the vertical parity bits outputted from the vertical parity generating circuit 6, and a comparison circuit 10 compares the vertical parity bits added to the above data with the horizontal parity bits outputted from the horizontal parity generating circuit 8. - 特許庁

が設定された場合パリティビットは常に 1 となり、設定されない場合は常に 0 となる。例文帳に追加

is not set, then the parity bit is always 0).  - JM

ターボ符号およびターボ復号を使用し第２パリティビット系列の生成や復調も行う。例文帳に追加

Turbo encoding and turbo decoding are used to generate and demodulate a second parity bit string. - 特許庁

符号化部１３０は、パリティ生成行列ｇを用いて符号化してパリティビットを取得する。例文帳に追加

An encoding unit 130 performs encoding using the parity generator matrix g to acquire parity bits. - 特許庁

誤り検出ジェネレータ３３は、パリティビットに基づいて誤り検出信号を生成する。例文帳に追加

An error detect generator 33 generates an error detection signal based on the parity bit. - 特許庁

パリティ演算回路１９はゲート出力（ＤＤ０〜ＤＤｍ）２９からパリティビットを生成する。例文帳に追加

A parity operation circuit 19 generates a parity bit from the gate output (DDO-DDm). - 特許庁

半導体記憶装置、および、パリティビット発生回路の故障検出方法例文帳に追加

SEMICONDUCTOR STORAGE APPARATUS, AND METHOD FOR DETECTING FAILURE IN PARITY BIT GENERATING CIRCUIT - 特許庁

パリティ用メモリ１７はｍビットのパリティ演算結果によりパリティビットを記憶する。例文帳に追加

A memory 17 for parity stores a parity bit from a parity operation result. - 特許庁

本発明に係る半導体記憶装置は、パリティビット発生回路を備える半導体記憶装置である。例文帳に追加

The semiconductor storage device includes the parity bit generating circuit. - 特許庁

このパリティビットと被送信データとは、送信ユニットとしてのパケットを構成する。例文帳に追加

These parity bit and data to be transmitted comprise a packet as a transmission unit. - 特許庁

パリティビット挿入方法およびパリティ検査方法，局側装置ならびに加入者装置例文帳に追加

PARITY BIT INSERTION METHOD AND PARITY CHECK METHOD, CENTER TERMINAL AND SUBSCRIBER DEVICE - 特許庁

マッピング部３００−２は、パリティビットを変調してシンボルマッピングを行う。例文帳に追加

The mapping section 300-2 modulates the parity bits to carry out symbol mapping. - 特許庁

デインタリーブ検出部１０１はシステムビットと第１パリティビットと第２パリティビットとが個別にレートマッチされインタリーブされた状態で格納されている入力メモリ１００における各ビットの格納位置からそのビットがシステムビットであるか第１パリティビットであるか第２パリティビットであるかを検出する。例文帳に追加

A deinterleave detection section 101 detects whether each of bits is the system bit, the first bit or the second bit from the storage location of each of the bits in an input memory 100 wherein the system bits, the first parity bits, and the second parity bits are stored in a state that the bits are individually subjected to rate matching and interleaving. - 特許庁

変調部１０２は、パリティビットデータとシステマティクビットデータとを変調する。例文帳に追加

A modulation part 102 modulates the parity bit data and the systematic bit data. - 特許庁

３ビットずつ読み出した情報ビット、第１パリティビット、第２パリティビットをそれぞれ情報ビット用キュー１０８、第１パリティビット用キュー１０９、第２パリティビット用キュー１１０に保持し、これらキュー１０９、１１０によりレートデマッチング回路１１１、１１２へのデータ供給を調整する。例文帳に追加

Information bits, first parity bits, and second parity bits read in 3 bits are held in an information bit queue 108, a first parity bit queue 109 and a second parity bit queue 110, respectively, and data supply to data dematching circuits 111, 112 is adjusted by the queues 109, 110. - 特許庁

ＣＡＭまたはＲＡＭにビットエラーがない場合、ＲＡＭからの参照パリティビットが整合する。例文帳に追加

In the absence of a CAM or RAM bit error, the reference parity bits from the RAM will match. - 特許庁

パリティビットが逆順に付加されたＣＲＣコードのエラー検出装置及びその方法例文帳に追加

DEVICE FOR DETECTING ERROR OF CRC CODE ATTACHED WITH PARITY BIT IN REVERSE ORDER AND METHOD THEREOR - 特許庁

そして、復号データの該ＣＲＣパリティビット以外の部分を順次入力して演算させる。例文帳に追加

Then bits of decoded data other than the CRC parity bits are sequentially received and calculated. - 特許庁

データバス１２ａにより伝送されたセルおよびパリティビットは入力部２６を経て水平パリティ演算部５０に送られ、水平パリティビットが計算される。例文帳に追加

A cell and a parity bit sent through a data bus 12a are fed to a horizontal parity arithmetic section 50 via an input section 26, where a horizontal parity bit is calculated. - 特許庁

パンクチャ部（データ削減部）１４０は、得られたパリティビットのうち、ゼロ行列の行に対応するパリティビットを、送信しないビットとしてパンクチャする。例文帳に追加

A puncture unit (data reduction unit) 140 punctures parity bits corresponding to the rows of the zero matrix out of the acquired parity bits as bits not to be transmitted. - 特許庁

演算器１４１は、加算器１３５−１から供給される対象行の演算結果と、レジスタ１４２に格納されたパリティビットとのＦ_2上の和を演算することにより、新たなパリティビットを求める。例文帳に追加

The computing unit 141 computes the sum on F_2 between the operation result of the target row supplied from the adder 135-1 and a parity bit stored in a register 142 to thereby calculate a new parity bit. - 特許庁

グルーブトラックにはグルーブ専用のＧトラックアドレス系がパリティビットを含んで形成され、ランドトラックにはランド専用のＬトラックアドレス系がパリティビットを含んで形成される。例文帳に追加

a G track address group for groove only is formed in a groove track including a parity bit, a L track address group for land only is formed in a land track including a parity bit. - 特許庁

そして、付加されたパリティビット系列が記録再生系の要求に応じた形態に対応しない場合に、ダミービットの値を変更し、その変更されたダミービットの値に対応するパリティビット系列に置き換える。例文帳に追加

Then, when the added parity bit sequence does not correspond to the form requested from the recording and reproducing system, the dummy bit value is changed and the parity bit sequence is replaced with a parity bit sequence corresponding to the changed dummy bit value. - 特許庁

読み出しアクセス時、パリティ処理回路は、パリティ生成回路によって生成されたパリティビットとメモリから読み出されるパリティビットとを比較し、それらが不一致である場合、割り込み信号をＣＰＵに出力する。例文帳に追加

When a read access occurs, the parity processing circuit compares the parity bit generated by the parity generation circuit with a parity bit read from the memory and, if they do not match, outputs an interruption signal to a CPU. - 特許庁

ＣＡＭまたはＲＡＭにビットエラーがない場合、ＲＡＭからの参照パリティビットおよびマスクされた照会データから生成されるパリティビットが整合する。例文帳に追加

In absence of a CAM or RAM bit error, the reference parity bits from the RAM and the parity bits generated from the masked query data will match. - 特許庁

このパリティビット系列が記録再生系の要求に応じた形態に対応している場合、ダミーシンボルを除く変調処理後のデジタル情報系列とパリティビット系列とを対応させて出力する。例文帳に追加

When this parity bit sequence corresponds to the form according to the request of the recording and reproduction system, the digital information sequence after conversion processing excluding the dummy symbol and the parity bit sequence are associated for output. - 特許庁

パリティチェック部４４は、プロセッサ１からリード要求により、リード対象データとそのパリティビットをデータアレイ４３から取得し、パリティビットを用いてリード対象データのパリティチェックを行う。例文帳に追加

A parity check unit 44 acquires, by a read request from a processor 1, read object data and the parity bit thereof from the data array 43 to perform the parity check of the read object data using the parity bit. - 特許庁

読取りサイクルの間に、キャッシュのキャッシュコントローラは、タグエントリについてパリティビットをチェックし、ヒットが表示されると、対応するデータ記憶装置エントリについてパリティビットをチェックする。例文帳に追加

In between reading cycles, a cache controller of the cache checks the parity bit in regard to a tag entry, and if a hit is displayed, it checks a parity bit in regard to a corresponding data storage entry. - 特許庁

それぞれのワードは、データビットとこのデータビットを検索しようとするデータとの検索結果と、エンプティビットとこのエンプティビットを検索しようとするデータとの検索結果とが共通の一致線上に出力される。例文帳に追加

For the respective words, the retrieval result between the data bit and data to retrieve this data bit and the retrieval result between the empty bit and data to retrieve this empty bit are outputted onto a common matched line. - 特許庁

本発明の符号化システムは、組織符号を生成する誤り訂正符号化器を有し、パリティビットを復号装置に送信する符号化装置と、そのパリティビットを、正しく受信できることが保証されている復号装置とを有する。例文帳に追加

The encoding system has: an encoder which has an error correction coder for generating a systematic code and transmits a parity bit to the decoder; and the decoder guaranteed to correctly receive the parity bit. - 特許庁

演算器１２２は、情報ビットD122-1乃至D122-7と、シフトレジスタ１２３に記憶された１ビットのパリティビットD123とを加算することにより、LDPC符号の新たな１ビットのパリティビットD124を求め、シフトレジスタ１２３に記憶させる。例文帳に追加

The computing unit 122 adds an one-bit parity bit D123 stored on a shift register 123 to the information bits D122-1 to D122-7 to obtain a new one-bit parity bit D124 responsible for the LDPC code for storage in the shift register 123. - 特許庁

パンクチャリング部１０６は、フレーム毎の情報ビットとパリティビットの配置の規則性に従って、パリティビットのみパンクチャリングを行うかどうかの判断処理を行い、パンクチャリングを行う。例文帳に追加

The puncturing part 106 performs decision processing as to whether only a parity bit is to be punctured according to the regularity of the arrangement of an information bit and a parity bit in each frame and performs puncturing. - 特許庁

送信電力決定部１１１は、送信データの情報ビット及びパリティビットのビット数よりパリティビット再送時の送信電力を決定する。例文帳に追加

A transmission power decision part 111 decides the transmission power of a parity bit retransmission mode from the number of bits of information bit of transmission data and of parity bit. - 特許庁