「データバスとアドレスバス」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

メモリアレイ（２）から内部データバス（１２）に読出されたデータのうち所定数のデータビットを転送回路（１６）を介して内部アドレスバス（８）に転送してメモリセル選択回路（１０）へ与える。例文帳に追加

A prescribed number of datum bits of data read to an internal datum bus 12 from a memory array 2 are transmitted to an internal address bus 8 through a transmitting circuit 16 and are given to a memory cell selecting circuit 10. - 特許庁

接続されたフラッシュＲＯＭの種別の識別を容易にでき、該フラッシュＲＯＭの種別に応じたアドレスバス幅、データバス幅等、の設定を簡易にできる半導体集積回路を提供する。例文帳に追加

To provide a semiconductor integrated circuit capable of easily identifying a type of a connected flash ROM, and easily setting of an address width, a data bus width or the like according to the type of the flash ROM. - 特許庁

データ処理装置は、プロセッサ１、DMAプロセッサ２、ローカルメモリ３、ローカルメモリ４、メモリコントローラ５、メインメモリ６、DMAプロセッサインタフェース７、アドレスバス・データバス８を備える。例文帳に追加

The data processor is equipped with a processor 1, a DMA processor 2, a local memory 3, a local memory 4, a memory controller 5, a main memory 6, a DMA processor interface 7, and an address data bus 8. - 特許庁

この三叉路接続コントロール手段１０３は、プロセッサバス１１１、メモリバス１１２、システムバス１１３のそれぞれのアドレスバスと制御バスとデータバスが接続され、相互にアドレス及び制御信号を転送すると共に、データバス制御信号に応じてこれらのデータバス上のデータを相互に転送するデータスイッチを有する。例文帳に追加

The three-forked path connection control means 103 is provided with a data switch connected to the respective address buses, control buses and data buses of the processor bus 111, the memory bus 112 and the system bus 113 for mutually transferring address and control signal and mutually transferring data on the data buses in accordance with data bus control signal. - 特許庁

コントローラは更に、揮発性ＲＡＭメモリとインターフェースをとる第２のアドレスバスと、揮発性ＲＡＭメモリとインターフェースをとる第２のデータバスと、揮発性ＲＡＭメモリとインターフェースをとる第２のコントロールバスとを有する。例文帳に追加

The controller further has a second address bus for interfacing with a volatile RAM memory, a second data bus for interfacing with the volatile RAM memory, and a second controls bus for interfacing with the volatile RAM memory. - 特許庁

本発明のプログラム実行装置１は、プロセッサ２と、プログラム用メモリと、格納用メモリ４と、アドレスデコーダ６と、アドレスバス１１と、データバス１２と、リード／ライト信号線２２と、起動信号線３２と、アクセス対象信号線４１とで構成されている。例文帳に追加

This program executing device 1 is constituted of a processor 2, a program memory, a storage memory 4, an address decoder 6, an address bus 11, a data bus 12, a read/write signal line 22, a start signal line 32, and an signal line 41 to be accessed. - 特許庁

ＣＰＵ１からレジスタに対するライトデータ及びリードデータのアドレスをアドレスバス２から取り出して記憶するアドレス記憶６１４、６１９と、ＣＰＵ１からレジスタに対するライトデータ及びリードデータをデータバス５から取り出して記憶するデータ記憶６１５、６２０とを有している。例文帳に追加

The register diagnostic device includes: address storages 614, 619 for retrieving and storing write data for a register from a CPU 1, and an address of read data from an address bus 2; and data storages 615, 620 for retrieving and storing the write data for the register from the CPU 1, and read data from an address bus 5. - 特許庁

ＣＰＵ１と演算回路２３との間がアドレスバス３により接続されており、ＣＰＵ１と出力バッファ２２との間がデータバス４により接続されており、ＣＰＵ１からのリードコマンド信号がコマンドバス３およびデコーダ２１を介して出力バッファ２２に供給される。例文帳に追加

A CPU 1 and an arithmetic circuit 23 are connected by an address bus 3, the CPU 1 and an output buffer 22 are connected by a data bus 4, and a read command signal from the CPU 1 is supplied to the output buffer 22 via a command bus 3 and a decoder 21. - 特許庁

この三叉路接続コントロール手段(103)は、プロセッサバス(111)、メモリバス(112)、システムバス(113)のそれぞれのアドレスバスと制御バスが接続され、相互にアドレス及び制御信号を転送すると共に、データバス制御信号(420)を発生するバス・メモリ接続コントローラ(401)を有する。例文帳に追加

The means 103 connected to respective address buses and control buses of the processor bus 111, the memory bus 112 and the system bus 113 has a bus/memory connection controller 401 for mutually transferring address and control signals and generating a data bus control signal. - 特許庁

第１の半導体記憶素子は外部から制御するためのアドレスバス、データバス及びコントロールバスと、内部の第２の半導体記憶素子から制御するためのバスとを有し、更に、読み書きの動作をする前に初期化の操作をされることが必要である。例文帳に追加

The first semiconductor storage element has an address bus, a data bus and a control bus for controlling from outside, and a bus for controlling from the second inside semiconductor storage element and should be initialized before operations of reading/writing. - 特許庁

この三叉路接続コントロール手段103は、プロセッサバス、メモリバス、システムバスのそれぞれのアドレスバスと制御バスが接続され、相互にアドレス及び制御信号を転送すると共に、データバス制御信号を発生するバス・メモリ接続コントローラ401を有する。例文帳に追加

The control means 103 has a bus-memory connection controller 401, with which each address bus of the processor bus, the memory bus and the system bus, and a control bus are connected together to transmit mutually addresses and control signals, and which generate data bus control signals. - 特許庁

三叉路接続コントロール手段は、プロセッサバス、メモリバス、システムバスのそれぞれのアドレスバスと制御バスが接続され、相互にアドレス及び制御信号を転送すると共に、データバス制御信号を発生するバス・メモリ接続コントローラを有する。例文帳に追加

The three-forked road connection control means includes a bus memory connection controller to which the address bus and control bus of the processor bus, the memory bus and the system bus are respectively connected, and which transfers addresses and control signals with each other and generates data bus control signals. - 特許庁

この三叉路接続コントロール手段103は、プロセッサバス111、メモリバス112、システムバス113のそれぞれのアドレスバスと制御バスが接続され、相互にアドレス及び制御信号を転送すると共に、データバス制御信号を発生するバス・メモリ接続コントローラを有する。例文帳に追加

The three-forked connection control means 103 is provided with a bus/memory connection controller to which the address buses and control buses of the processor bus 111, the memory bus 112, and the system bus 113 are connected for transferring the addresses and control signals to one another, and for generating a data bus control signal. - 特許庁

パラレル／シリアル変換したデータをデータバス（Ｄ０）から出力するとともに、シリアルインターフェース部２０３にてアドレスデータと該アドレスデータに対応するデータを選択するための選択用信号を、アドレスバス（Ａ０）からシリアルインターフェース部２０３に出力する。例文帳に追加

Parallel/serial converted data are output from a data bus (D0), and address data and a signal for selection for selecting data corresponding to the address data by the serial interface part 203 are output from an address bus (A0) to the serial interface part 203. - 特許庁

サスペンド／リジューム処理時にバッファ４を制御して主記憶装置６と不揮発性メモリ５とを備えるメモリデバイス間のアドレスバス７及びデータバス８を切断した上で、複数の主記憶装置６と複数の不揮発性メモリ５間のデータ転送を並行して行う。例文帳に追加

When suspend/resume processing is performed, the buffers 4 are controlled to disconnect the address bus 7 and the data bus 8 between the memory devices including the main storage devices 6 and the nonvolatile memories 5, and data transfer between the plurality of main storage devices 6 and the plurality of nonvolatile memories 5 is performed in parallel. - 特許庁

Ａ／Ｄ変換器１３と制御部１４間のアドレスバス１５、データバス１６には、時計１７、メモリ１８が接続され、衝撃センサー１１及び温度センサー１２からの出力値が制御部１４に出力されると共に、メモリ１８に記録される。例文帳に追加

A clock 17 and a memory 18 are connected to an address bus 15 and a data bus 16 between the A/D converter 13 and the control unit 14, and output values from the impact sensor 11 and the temperature sensor 12 are output to the control unit 14, and recorded in a memory 18. - 特許庁

複数の主記憶装置６、複数の主記憶装置６にそれぞれ対応する複数の不揮発性メモリ５、主記憶装置と不揮発性メモリとを備えるメモリデバイス間にアドレスバス７及びデータバス８の切断及び接続するためのバッファ４とを具備する。例文帳に追加

The information processor comprises a plurality of main storage devices 6; a plurality of nonvolatile memories 5 corresponding to the plurality of main storage devices 6 respectively; and buffers 4 for connecting or disconnecting an address bus 7 and a data bus 8 between memory devices each of which includes a main storage device and a nonvolatile memory. - 特許庁

第２の半導体記憶素子は外部から制御するためのアドレスバス、データバス及びコントロールバスと、内部の第１の半導体記憶素子から制御するためのバスとを有し、更に、第１の半導体記憶素子を初期化するシーケンサを内蔵する。例文帳に追加

The second semiconductor storage element has an address bus, a data bus and a control bus for controlling from outside, and a bus for controlling from the first inside semiconductor storage element and contains a sequencer inside for initializing the first semiconductor storage element. - 特許庁

データ送信権を獲得したデータ送受信端末１ａが、シリアルデータバス２上にデータが無いことを確認してデータ送信を開始し、データ送信の開始後に送信要求信号の送信を停止すると、アドレス送信回路５は、シリアルアドレスバス３へのアドレスの送信を開始する。例文帳に追加

The terminal 1a which has obtained the data transmission right confirms that no data exists on a serial data bus 2 and then starts data transmission, and when it stops transmitting the transmission request signal after starting the data transmission, the circuit 5 starts to transmit an address to the bus 3. - 特許庁

このとき、変換データを記憶するメモリ３と、メモリ３への書き込み時、読み出し時におけるアドレスバス／データバスの接続を切り換えるデータ変換回路５を設けているため、プログラムの実行を停止する必要はない。例文帳に追加

This emulator is provided with the memory 3 for storing the converted data and the data converting circuit 5 for switching the connection of the address bus/data bus at the write of data in the memory 3 and at the read of data from the memory 3 so that it is not necessary to stop the execution of the program. - 特許庁

コラムプリデコーダ３４およびロウプリデコーダ３６は、アドレスバスにより伝達された信号により、対応するバンクが選択されたことを検知してコマンドデータバス５３ｂからのコマンド信号に応じてアドレス信号の取込を行なう。例文帳に追加

A column predecoder 34 and a row predecoder 36 detect that the corresponding banks are selected by the signals transmitted by the address buses, and they fetch the address signals according to a command signal from a command data bus 53b. - 特許庁

データバス７のチェック時には、メモリ２，３の任意のアドレスバス６に対して１６進法のデータ「０１」、「０２」、「０４」、「０８」、「１０」、「２０」、「４０」、「８０」を書き込んで、それぞれ読み出したデータが書き込み前のデータとの同一を確認してチェックする。例文帳に追加

At the time of checking a data bus, hexadecimal data '01', '02', '04', '08', '10', '20', '40', and '80' are written in the arbitrary address buses of memories 2 and 3, and whether or not read data are coincident respectively with data before written is confirmed and checked. - 特許庁

これにより、ＣＰＵからのリード信号ＲＤ＊の周期がランダムに変化し、アドレスバスおよびデータバスの周期もウエイト信号のパルス幅に応じてランダムに変化し、発生する不要輻射の周波数成分が複数に分散される。例文帳に追加

Thereby, a cycle of a read signal RD* from a CPU varies at random, cycles of an address bus and a data bus too vary in response to the pulse width of the wait signal, and frequency components of generated useless irradiation are dispersed in plural ways. - 特許庁

データコピーする動作は、コントロールロジック回路に該アドレスマルチプレクサーと該データマルチプレクサーをそれぞれ制御させ、予定のアドレスバスと予定のデータバスを選ばせ、該予定のデータバスを経由して入力データを対応するソースとされるページバッファから少なくても一つのデスティネーションとされるページバッファに直接にコピーさせることによってフラッシュメモリを構成する。例文帳に追加

As the data copying operation, the address multiplexer and the data multiplexer are respectively controlled by a control logic circuit, and a prearranged address bus and a prearranged data bus are selected, then the flash memory is constituted by copying direct the input data from the page buffer made as the corresponding source to the page buffer made as at least one destination through the above prearranged data bus. - 特許庁

外部ユーザーメモリ１と内部ユーザメモリ２と、ＣＰＵ４と、外部ユーザーメモリ１及び内部ユーザーメモリ２とＣＰＵ４とのデータアクセスに必要なデータバス５およびアドレスバス６と、外部ユーザーメモリ１とのアクセスに必要なデータポート７とアドレスポート８とを備える。例文帳に追加

The data processor is provided with an external user memory 1, an internal user memory 2, a CPU 4, a data bus 5, an address bus 6 to be required for data access to the external user memory 1, the internal user memory 2 and the CPU 4, a data port 7 and an address port 8 to be required for access to the external user memory 1. - 特許庁

第１メモリ１と第２メモリ２を備えるメモリ列と、両メモリ間でデータを転送するデータバス３と、両メモリに個別的にリード信号又はライト信号を送信するコントローラ４と、コントローラ４に制御されて両メモリに個別的にアドレスとを送信するアドレスバス７，８とからなる。例文帳に追加

A data transfer system is composed of a memory column having a first memory 1 and a second memory 2, a data bus 3 transferring data between both the memories, a controller 4 individually transmitting read signals or write signals to both the memories and address buses 7 and 8 controlled by the controller 4 and individually transmitting addresses to both the memories. - 特許庁

第１デバイス１および第２デバイス２は、共に、アドレスバス３、データバス４、データ転送回数信号５、およびデータサイズ信号６の各々の値を生成する信号生成回路７、８と、データ転送回数信号５およびデータサイズ信号６をデコードしデータおよびアドレスを復元する復元回路９、１０とから構成されることを特徴とする。例文帳に追加

1st and 2nd devices 1 and 2 of a data transmitting/receiving circuit 30 consist of signal generation circuits 7 and 8 which generate the value of an address bus 3, a data bus 4, a data transfer frequency signal 5 and a data size signal 6 respectively and the restoration circuits 9 and 10 which decode the signals 5 and 6 and restore the data and addresses. - 特許庁

ＣＰＵのリセット中にシリアル信号ＳＥＲとして観測対象アドレスデータ及び観測対象ビットデータを観測対象アドレスデータ記憶部２３及び観測対象ビットデータ記憶部２４にそれぞれ記憶させ、観測対象アドレスデータとアドレスバスＡＤＲＢ上のデータが一致したときに、データバスＤＡＴＢ上のデータをレジスタ部２８に記憶させる。例文帳に追加

An observation object address data and an observation object bit data are memorized respectively in an observation object address data storage part 23 and an observation object bit data storage part 24 as serial signals SER during a reset time of the CPU, and when the observation object address data agree with data on an address bus ADRB, the data on a data bus DATB are memorized in a register part 28. - 特許庁

入力信号比較部３は、各入力信号のタイミングを比較し、アドレスバス／データバスに対しては制御信号とのタイミング差に応じて外部から入力されたタイミング設定信号６１に基づく比較信号を出力するとともに、制御信号に対してはそれぞれに割り当てられた制御信号アドレス３０を出力する。例文帳に追加

In an input signal comparison part 3, the timing of each of input signals is compared with each other, a compare signal is outputted on the basis of a timing setting signal 61 inputted from the outside corresponding to the timing difference between the control signal and each input signal with respect to the address bus/ data bus, and a control signal address assigned respectively is outputted with respect to the control signal. - 特許庁

ＭＡステージの時に、ＥＸＥ／ＭＡバッファ４からアドレスバス２０に出力された設定アドレスに従って、データバス３０を介してロードされたデータ（割込処理ルーチンの先頭アドレス）を、命令デコードステージを介在させることなく、マルチプレクサ９，１０を介して直にプログラムカウンタ７に供給する。例文帳に追加

In a MA (memory access) stage, data (the head address of the interruption processing routine) loaded through a data bus 30 according to a set address outputted from an EXE (operation execution)/MA buffer 4 to an address bus 20 are directly supplied to a program counter 7 through multiplexers 9 10 without intervention of a command decode stage. - 特許庁

ＣＰＵ１１が搭載されたシステムＬＳＩ１０の中に、ＣＰＵ１１のアドレスバス及びデータバスに接続された各周辺デバイス（内部回路１２、アナログ・フロント・エンド部４、チャネル・コーデック部８、音声コーデック部９、機能ブロック１５）に対する省電力設定を実現するハードウェアとして自動書込み制御部１３を設ける。例文帳に追加

Within a system LSI 10 packaged with a CPU 11, an automatic write control part 13 is provided as hardware for setting power saving to respective peripheral devices (internal circuit 12, analog front end part 4, channel CODEC part 8, audio CODEC part 9 and functional block 15) connected to the address bus and the data bus of the CPU 11. - 特許庁

信号生成部１２は、アドレスバス６上のアドレスＡＤに基づいて、ＣＰＵ２が割込コントローラ３から割込ベクタ番号を読み出すステージを検出し、そのステージ中にデータバス７に出力される割込ベクタ番号に基づいてＣＰＵ２が次にアクセスするＲＯＭ４のアドレスを生成する。例文帳に追加

A signal generation part 12 detects a stage in which a CPU 2 reads an interruption vector number from an interruption controller 3 according to an address AD on an address bus 6 to generate an address of a ROM 4 accessed by the CPU 2 next according to the interruption vector number outputted to a data bus 7 during the detected stage. - 特許庁

本発明のデータ抽出装置によれば、上位及び下位コンパレータ７２，７３，７４が、メインＣＰＵ５１のアドレスバス４０から予め設定したアドレス信号を検知すると、メインＣＰＵ５１のデータバス４１に出力しているデータ信号が、上位及び下位データラッチ７７，７６に記憶される。例文帳に追加

When high-order and low-order comparators 72, 73, and 74 of the data extraction device detect a preset address signal from an address bus 40 of a main CPU 51, a data signal outputted to a data bus 41 of the main CPU 51 is stored in a high-order and a low-order data latches 77 and 76. - 特許庁

ＣＰＵ内部状態モニタ部３０はＣＰＵ内部状態部８０に存在するＣＰＵの内部状態をアドレスバス１１０，１３０及びデータバス１２０，１４０とは別に設けた接続部５ｂを介してモニタし、演算装置１０の処理タイミングや演算内容を決定して制御部５０に出力する。例文帳に追加

A CPU inside state monitor unit 30 monitors inside state of a CPU existing in a CPU inside state unit 80 through a connection part 5b separately provided from address buses 110, 130 and data buses 120, 140, and determines the processing timing and operation contents of an arithmetic unit 10 to output them to a control unit 50. - 特許庁

バス制御部１０３では、データ入出力制御部１１２を備え、ＣＰＵコア１０２からの制御信号１０６に基づき、外部アドレスバス１０７にアドレス値を入出力し、外部データバス１０８にデータを入出力し、また、図示していない外部メモリへ、書き込み信号ＭＷＲ１０９を出力する処理を行う。例文帳に追加

In the microcomputer 100, a bus control part 103, equipped with a data input/output control part 112, inputs and outputs an address value to and from an external address bus 107 according to a control signal 106 from a CPU core 102, inputs and outputs data to and from an external data bus 108, and outputs a write signal MWR109 to an external memory. - 特許庁