「否定論理和」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

論理演算処理は、入力の一方の値を反転させた論理回路または否定論理和回路、もしくはそれらと同様の振る舞いをする回路で実行する。例文帳に追加

A logic operation process is conducted by a logic circuit, to invert one side value of an input or a NOT logic circuit or a circuit to behave similar to them. - 特許庁

とくに、３−１のＬＵＴを２−１ ＬＵＴ２つとして用いて、それらの間に論理否定や論理和などを導入することで、加減算回路、等価性、大小比較、多ビットのＡＮＤ／ＯＲなどの論理関数を効率よく実現する。例文帳に追加

Especially a 3-1 LUT is used as two 2-1 LUTs and NOT or OR is introduced to these 2-1 LUTs to efficiently realize logical functions such as an addition/subtraction circuit, equivalency, size comparison, and multi- bit AND/OR. - 特許庁

アラーム信号を発生させるアラーム信号発生回路は排他的論理和の否定回路で構成される。例文帳に追加

The alarm signal generation circuit which generates an alarm signal is constituted of the NOT circuit of exclusive OR. - 特許庁

否定論理和回路１２はインサービスレジスタイネーブル生成回路１１で生成されたインサービスレジスタイネーブル信号とＣＰＵからの２つ目の割込み応答信号との否定論理和をとり、その演算結果をインサービスレジスタ制御信号としてインサービスレジスタ２に出力する。例文帳に追加

A negative OR circuit 12 takes the negative OR of the in-service register enable signals generated in the in-service register enable generation circuit 11 and a second interruption response signal from the CPU and outputs the arithmetic result to an in-service register 2 as an in-service register control signal. - 特許庁

誤り訂正回路は、例えば、光多重回路(８：１／４：１光多重回路)／分離回路(１：８／１：４光分離回路)、光分岐回路、光排他的論理和回路(ＥＸＯＲ回路)、光論理積回路(ＡＮＤ回路)、光否定的論理積回路(ＮＡＮＤ回路)により構成する。例文帳に追加

The error correction circuit consists of, e.g. an optical multiplexes circuit (8:1/4:1 optical multiplexer circuit)/ demultipexer circuit (1:8/1:4 optical demultiplexer circuit), a optical branch circuit, an optical exclusive OR circuit(EXOR circuit), and an optical AND circuit (AND circuit) and an optical NAND circuit (NAND circuit). - 特許庁

フォールトツリーにおいてＡＮＤゲート又はＯＲゲートの上方に否定ゲートが接続されていれば、論理積及び論理和間の変換式により、これらをＯＲゲート又はＡＮＤゲートの下方の２つの否定ゲートに順次書き換えて、ＡＮＤゲート又はＯＲゲートの上方に位置する否定ゲートを除去していく。例文帳に追加

If a negative gate is connected to the upper part of an AND gate or an OR gate in a fault tree, it is successively rewritten with two negative gates at the lower part of the OR gate or the AND gate by a conversion formula between a logical product and a logical sum, and the negative gate positioned at the upper part of the AND gate or the OR gate is removed. - 特許庁

また、特定ＵＣＤの格納データと、付加データとの演算処理、例えば排他的論理和あるいは排他的否定論理和を実行して、演算結果を特定ＵＣＤ対応ＤＣ制御ビット格納フレームに設定するＤＣ制御ビットとする。例文帳に追加

Also, in the DC control bit, arithmetic processing of the stored data of the specific UCD and the additional data, for example, exclusive OR or exclusive NOR is performed, and the result of arithmetic operation is set to the DC control bit storing frame corresponding to the specific UCD. - 特許庁

ＮＯＲゲートＩＣ２６１は、シュミットトリガインバータＩＣ２５９の出力信号と、カウンタＩＣ２６０のＱ２Ｂ端子からの出力信号との論理和の否定をとり、これをＣＰＵに対しリセット信号として入力する。例文帳に追加

The NOR gate IC 261 takes the negation of the OR of the output signals of a Schmitt trigger inverter IC 259 and the output signals from the Q2B terminal of the counter IC 260 and inputs it to the CPU as a reset signal. - 特許庁

１個のフォトダイオードと２個のＲＴＤを使用した２個の単安定／双安定回路１，２において、クロック信号Ｖck１、Ｖck２によって光入力データ信号ＤＴを交互に読み取り保持して、論理和否定回路３で加算する。例文帳に追加

Two monostable/bistable circuits 1, 2 each employing one photo diode and two RTDs alternately read and store an optical input data signal on the basis of clock signals Vck1, Vck2 and a NOR circuit 3 sums the read optical input data signals. - 特許庁

ＮＯＲ回路１６は、第１パルス信号Ｓ１、第２パルス信号Ｓ２の否定論理和に応じた信号をローサイドトランジスタＭ２の他方のゲートに与える。例文帳に追加

An NOR circuit 16 supplies signals corresponding to the negative OR of the first pulse signal S1 and the second pulse signal S2 to the other gate of the low side transistor M2. - 特許庁

否定論理和回路５には、スイッチ素子１０，１１を駆動する制御信号ＶＰ１，ＶＰ２が入力されており、制御信号ＶＰ１，ＶＰ２のデッドタイムに同期して同期信号ＳＹＮＣを出力する。例文帳に追加

Control signals VP1 and VP2 for driving switching elements 10 and 11 are entered as an input in the negative OR circuit 5, to generate a synchronized signal SYNC, in synchronization to a dead time of the control signals VP1 and VP2. - 特許庁

ＮＯＲゲート２０４はフィードバック信号ＦＢＱと入力信号Ｉｎとの否定論理和を、ＳＲフリップフロップ１００のリセット端子へと出力する。例文帳に追加

A NOR gate 204 outputs, to the reset terminal of the SR flip flop 100, a negative logical sum of the feedback signal FBQ and the input signal In. - 特許庁

これら矩形波を所定時間に亘ってデータサンプリングしてこれらのＸＮＯＲ（排他的否定論理和）を積分し、これをサンプリングデータ数で除した値を相関値として求める。例文帳に追加

The rectangular waves are sampled as data over a predetermined time and XNOR(exclusive negative OR) of them is integrated and a value obtained by dividing the integrated value by the number of the sampling data is calculated as a correlation value. - 特許庁

さらに位相周波数比較器１１がＵＰパルスを出力していると、最小遅延時間検出信号Ｋ２とＵＰパルスとの２ＮＯＲ論理（否定論理和回路２１）によりクロックがＵＰパルスカウンタ１９に伝達し、Ｈレベルのロックはずれ検出信号Ｋ３が出力され、リセット期間保持カウンタ１７にＬレベルが入力される。例文帳に追加

When a phase frequency comparator 11 outputs an UP pulse, 2 NOR logic (NOR circuit 21) of the minimal delay time detection signal K2 and the UP pulse communicates a clock to an UP pulse counter 19, a lock-off detection signal K3 at an H level is outputted, and an L level is inputted to a reset period hold counter 17. - 特許庁

アドレス電極駆動部１０ａ_１ （〜１０ａ_ｎ ）において、ラッチ１６により、ラッチ１２から出力された前のパルスをラッチし、ラッチ１２から出力された新たなパルスとを排他的論理和回路１８に入力し、これらパルスが異なった場合のみ、否定論理積回路１９から駆動パルス／ＡＣＬを出力する。例文帳に追加

In each of the address electrode driving parts 10a_1 to 10a_n, a latch 16 latches a preceding pulse outputted from a latch 12 and inputs the latched pulse and a new pulse outputted from the latch to an EXCLUSIVE-OR circuit 18, and only when these pulses are different from each other, a driving pulse /ACL is outputted from a NOT-AND circuit 19. - 特許庁

ＮＯＲゲートＩＣ２６１は、シュミットトリガインバータＩＣ２５９の出力信号と、カウンタＩＣ２６０のＱ２Ｂ端子からの出力信号（同（４））との論理和の否定をとり、これをＣＰＵに対しリセット信号として入力する。例文帳に追加

The NOR gate IC 261 takes the negation of the OR of the output signals of a Schmitt trigger inverter IC 259 and the output signals from the Q2B terminal of the counter IC 260 and inputs it to the CPU as a reset signal. - 特許庁

パワースイッチ２９がＯＮした直後は、寄生容量に充電された電荷放電によるノイズが発生し、コンパレータ３９の正確な比較結果が得られないが、遅延信号ＴＩＭＥの出力期間は、コンパレータ３９の出力が否定論理和回路４１によってマスクされるので、正確なコンパレータ３９の比較結果を得ることができる。例文帳に追加

Just after the power switch 29 is turned ON, noise is generated by discharging of parasitic capacitance, so that accurate comparison results of the comparator 39 are not obtained, but the accurate comparison results of the comparator 39 can be obtained because the output of the comparator 39 is masked with a NOR circuit 41 during an output period of the delay signal TIME. - 特許庁

ＦＭラジオ受信機の中間周波フィルタの帯域幅を制御する比較回路１１６には、中間周波数よりも低い周波数成分のレベルと高い周波数成分のレベルとをそれぞれ所定のレベルと比較する第１、第２比較器１３１・１３２と、排他的論理和回路１３５と、否定回路１３６とを備えている。例文帳に追加

A comparison circuit 116 for controlling the bandwidth of an intermediate frequency filter of an FM radio receiver comprises first and second comparators 131 and 132 for comparing the level of a frequency component lower than an intermediate frequency and the level of a frequency component higher than the intermediate frequency, respectively, with specified levels, an exclusive OR circuit 135 and a NOT circuit 136. - 特許庁

出力バッファ１０に入力されるデータＤ_INがローレベルからハイレベルに遷移すると、トランジスタ２０をＯＦＦさせた後、ディレイ回路１６によって遅延されたローレベルの信号ＤＹに同期して否定論理和回路１７がハイレベルの信号ＨＰを生成するので、トランジスタ１９がＯＮとなり、ハイレベルのデータが出力バッファ１０から出力される。例文帳に追加

When data DIN received at the output buffer shifts from a low level to a high level, a transistor (TR) 20 is turned off and a NOR circuit 17 generates a signal HP at a high level synchronously with a low level signal DY delayed by a delay circuit 16, then a TR 19 turns to be conductive and the output buffer 10 outputs data at a high level. - 特許庁