「60ビット」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

ＧＳ復号部５０とターボ復号部６０の連携により、信頼度が増加し、情報ビットｕのビット誤り率が低減する。例文帳に追加

By cooperation between the GS decoding portion 50 and the turbo-decoding portion 60, the reliability is increased and the bit error rate of the information bit u is decreased. - 特許庁

イントラ符号化で、ビット深度変換予測符号化が選択された場合、ビット深度変換予測符号化部６０は、指定された符号化ユニットに対して、Ｎビットの画像信号に対してビット深度変換処理を行うことでＮ−Δビットの低ビット深度画像に変換し、該下位階層信号に対して、符号化・復号処理を行い、その復号画像に対して、逆ビット深度変換処理を行う。例文帳に追加

When bit depth conversion predictive encoding is selected in intra-encoding, a bit depth conversion predictive encoding unit 60 performs bit depth conversion processing on an N-bit image signal for a designated encoding unit to convert the image signal to a low bit depth image of N-Δ bits, performs encoding/decoding processing on the lower layer signal, and performs inverse bit depth conversion processing on the decoded image. - 特許庁

各サブビット線４０の他端は、第１のサブビット線選択スイッチ６０とは相補的にオン駆動される第２のサブビット線選択スイッチ８０を介して共通電位供給線７０に接続される。例文帳に追加

The other end of each sub-bit line 40 is connected to a common potential supply line 70 through a second sub-bit line selecting switch 80 on-driven complementarily with the first sub-bit line selecting switch 60. - 特許庁

それらの上層に、コンタクトプラグ５０と導通するビット線６０やキャパシタを形成する。例文帳に追加

On the upper layer thereof, a bit line 60 or capacitor conducted with the contact plug 50 is formed. - 特許庁

ＧＳ復号部５０のＧＳ−ＡＰＰ復号部５２は受信ビットｙの軟判定復号を行う際、ターボ復号部６０から送られる情報ビットｕ、パリティビットｐ１，ｐ２に関する事前確率を受け取り、それらの外部情報を計算し、ターボ復号部６０に送る。例文帳に追加

A GS-APP decoding portion 52 of a GS-decoding portion 50 receives apriori probability related to an information bit u, a parity bit p1 and a parity bit p2 sent from a turbo-decoding portion 60, calculates outside informations and sends them to the turbo-decoding portion 60, when it does a soft decision decoding of a receiving bit y. - 特許庁

デューティ比調節部６０は、本回路の起動時において、ビットストリームＳ６のパルス幅を、時間の経過とともに、所定の最小値から、入力されたビットストリームのパルス幅まで漸増させる。例文帳に追加

The duty ratio adjusting part 60 gradually increases the pulsewidth of the bit stream S6 from a predetermined minimum value to the pulsewidth of an input bit stream with the elapse of time upon starting the circuit. - 特許庁

遊技客がデビット端末８０にデビットカード８１を挿入し、暗証番号を入力すると、カード発行機６０に対して、カード発行操作可の旨が通知される。例文帳に追加

When the player inserts a debit card 81 to the debit terminal 80 and inputs an identification number, card issuing operation possibility is reported to a card issuing machine 60. - 特許庁

生成部６０は、遅延を行った仮復号データ４１０および入力したビットデータに対して、生成行列をもとにした排他的論理和演算を実行することによって、復号の候補となるビットデータを系列単位に生成する。例文帳に追加

The generator 60 generates bit data decoded by the sequence unit by executing exclusive OR operation based on the generation matrix on delayed temporary decoded data 410 and input bit data. - 特許庁

生成部６０は、拘束長および符号化率に応じて規定された生成行列によって畳み込み符号化されたビットデータであって、かつ符号化率をもとに規定される系列数のビットデータを順次入力する。例文帳に追加

A generator 60 sequentially inputs bit data of the number of sequences specified based on an encoding ratio and bit data convolutionally encoded by a generator matrix specified according to a constraint length and an encoding ratio. - 特許庁

カウンタ７は、シフトレジスタ６の最下位ビット６０に入力される内容と、最上位ビット６ｎから出力された内容に基づいて更新されるカウンタ値５０（Ｎサイクルあたりのキャッシュヒット回数）を保持する。例文帳に追加

The counter 7 retains a counter value 50 (number of cache hits for every N cycles) that is updated according to contents inputted to the lowest bit 60 of the shift register 6 and to contents outputted from the highest bit 6n of the shift register 6. - 特許庁

管理部６０は、記録装置１０_1〜１０_nごとに、最大許容ビットレート、現在の書込／読出ビットレート、および空き容量を記録装置管理テーブル６１に登録し管理する。例文帳に追加

A management 60 registers the maximum allowable bit rate, the current write/read bit rate and the free space on a recorder management table 61 for every recorder 10_1-10_n and manages them. - 特許庁

遊技客がデビット端末８０にデビットカード８１を挿入し、暗証番号を入力すると、カード発行機６０に対して、カード発行操作可の旨が通知される。例文帳に追加

When the game player inserts a debit card 81 into the debit terminal 80 and inputs a personal identification number, the information to the effect that card issue operation is possible is given to a card issue machine 60. - 特許庁

埋込み演算部１６２は、VQコード決定部５５からのVQコードのMSB側４ビットと予備係数Eの４ビットの情報からコードYを生成し、合成部６０に供給する。例文帳に追加

The embedding arithmetic section 162 generates a code Y, on the basis of MSB side 4 bits of a VQ code from a VQ code decision section 55 and information in 4 bits comprising the preliminary coefficient E, and supplies the code Y to a composite section 60. - 特許庁

第１方向６２に沿って伸びる各ビット線６１と、第１方向６２とは実質的に直交する第２方向６３に沿って伸びる各ワード線６０と、各能動領域４０と、各ビット線コンタクト５７とを提供する。例文帳に追加

There are provided each bit line 61 extended along a first direction 62, each word line 60 extended along a second direction 63 crossing the first direction 62 substantially perpendicularly, each active region 40, and each bit line contact 57. - 特許庁

第１Ｖｓｓ配線６４と、第２Ｖｓｓ配線６４と、第１ビット線６０と、第２ビット線６２とは、同一の層に、Ｙ方向に沿って伸びるように設けられ、かつ、Ｘ方向に順次配列されている。例文帳に追加

The first Vss wiring 64, the second Vss wiring 64, the first bit line 60 and the second bit line 62 are provided in the same layer so as to be extended along Y-direction and are arrayed sequentially in X-direction. - 特許庁

ＣＭＯＳメモリアレイは、Ｎ行×Ｍ列のＳＲＡＭアレイ１１内に配列された多数のビットセル１２を含み、自己計測用に利用されるビットセル１２の重複列６０を有する。例文帳に追加

A CMOS memory array includes many bit cells 12 arranged in a SRAM array 11 of N rows×M columns, and has a duplication columns 60 of the bit cell 12 utilized for self-measuring. - 特許庁

セレクタ回路６０は、一致検出が行われたビット列から、位ビット列ＨＣＢＳ１ないしＨＣＢＳ８のいずれかを抽出した上で、検出データＦＤとして出力する。例文帳に追加

A selector circuit 60 extracts any one of order bit streams HCBS1-HCBS8 from a bit stream subjected to matching, and then outputs it as detection data FD. - 特許庁

埋込み演算部５９は、VQコード決定部５５より供給されたVQコードのLSB側４ビットと予備係数Aからなる４ビットの情報からコードXを生成し、合成部６０に供給する。例文帳に追加

The embedding arithmetic section 59 generates a code X, on the basis of LSB side 4 bits of the VQ code supplied from the VQ-code decision section 55 and information in 4 bits comprising the preliminary coefficient A, and supplies the code X to the composite section 60. - 特許庁

データ送信部１２は、送信データ生成部６０、送信データバッファ６２、最終ビット抽出部６４、調整ビット設定部６６、送信処理部６８を含んで構成されている。例文帳に追加

A data transmitting part 12 is constituted by including a transmission data generating part 60, a transmission data buffer 62, a final bit extracting part 64, an adjustment bit setting part 66 and a transmission processing part 68. - 特許庁

ＣＭＯＳメモリアレイは、Ｎ行×Ｍ列のＳＲＡＭアレイ１１内に配列された多数のビットセル１２を含み、自己計測用に利用されるビットセル１２の重複列６０を有する。例文帳に追加

A CMOS memory array includes many bit cells 12 arranged in a SRAM array 11 of N rows × M columns, and has a duplication columns 60 of the bit cell 12 utilized for self-measuring. - 特許庁

Ｍ０金属６０がシリコン層４５の上とビット線（Ｍ０）層５０の非エッチング部分の両側とに付着され、左右のビット線を形成する。例文帳に追加

An M0 metal 60 is made to adhere to the silicon layer 45, as well as on both sides of non-etching part of the bit-line (M0) layer 50, and forms the left and right bit lines. - 特許庁

デビット子機７０は、デビット決済に関する決済情報を暗号化し、これをカード発行機４０及び島コントローラ６０を介してターミナルコントローラ１０に対して送信する。例文帳に追加

A debit slave machine 70 codes settlement information pertaining to the settlement of debits and transmits the results to a terminal controller 10 through a card issuing machine 40 and an island controller 60. - 特許庁

第１Ｖｓｓ配線６４と、第２Ｖｓｓ配線６４と、第１ビット線６０と、第２ビット線６２とは、同一の層に、Ｙ方向に沿って伸びるように設けられ、かつ、Ｘ方向に順次配列されている。例文帳に追加

The first Vss wiring 64, the second Vss wiring 64, the first bit line 60 and the second bit line 62 are provided in the same layer so as to be extended along Y-direction and arrayed sequentially in X-direction. - 特許庁

埋込み演算部１６４は、VQコード決定部５５からのVQコードのLSB側４ビットと予備係数Bの４ビットの情報からコードXを生成し、合成部６０に供給する。例文帳に追加

The embedding arithmetic section 164 generates a code X, on the basis of LSB side 4 bits of the VQ code from the VQ code decision section 55 and information in 4 bits comprising the preliminary coefficient B, and supplies the code X to the composite section 60. - 特許庁

最終ビット抽出部６４は、送信データ生成部６０によって生成される送信データパケットの最後に含まれるエラー検出用データの最終の２ビットを抽出する。例文帳に追加

The final bit extracting part 64 extracts the last two bits of error detecting data, which are included in the end of transmission data packet generated by the transmission data generating part 60. - 特許庁

送信検定部６０には、送信電文による電文ビット照合部６１、その照合結果によるエラー判定部６２、ビットエラーのエラーカウンタ６３、送信電文における電文境界判定部６４を有している。例文帳に追加

The transmission verification part 60 further comprises a telegraphic message bit collation part 61 by the transmitting telegraphic message, an error judging part 62 by the results of the collation, a bit error counter 63, and a telegraphic message boundary judging part 64 for transmitting telegraphic message. - 特許庁

埋込み演算部５７は、VQコード決定部５５より供給されたVQコードのMSB側４ビットと予備係数Dからなる４ビットの情報からコードYを生成し、合成部６０に供給する。例文帳に追加

The embedding arithmetic section 57 generates a code Y, on the basis of MSB side 4 bits of a VQ code supplied from a VQ-code decision section 55 and information in 4 bits comprising the preliminary coefficient D, and supplies the code Y to a composite section 60. - 特許庁

デビット端末３０は、遊技客がデビット決済に係る操作を行った場合に、遊技客の顔画像を取得した上で、事前にカードＴ／Ｃ１０に決済判定依頼を送信し、決済可能との判定結果を受信した後にデビット情報処理センタ６０に対してデビット決済要求を行う。例文帳に追加

When the player performs an operation relating to the debit settlement, a debit terminal 30 acquires the face image of the player, then transmits the settlement decision request to the card T/C 10 beforehand, and requests the debit settlement to a debit information processing center 60 after receiving the result of deciding that the settlement is possible. - 特許庁

デューティ比調節部６０は、ビットストリームＳ６のパルス幅を変化させることにより、デューティ比を調節する。例文帳に追加

The duty ratio adjusting part 60 changes the pulsewidth of the bit stream S6 to thereby adjust the duty ratio. - 特許庁

半導体記憶装置は、第１Ｖｓｓ配線６４と、第２Ｖｓｓ配線６４と、第１および第２ビット線６０，６２とを含む。例文帳に追加

The semiconductor memory device comprises a first Vss wiring 64, a second Vss wiring 64, a first bit line 60 and a second bit line 62. - 特許庁

１：４トランシーバ６０は、シリアルデータを４ビット幅のパラレルデータ化し、可変コンバータ７１〜７４へ出力する。例文帳に追加

The 1:4 transceiver 60 converts serial data into parallel in a 4-bit width and outputs the parallel data to the variable converters 71-74. - 特許庁

また、タイミング制御回路６０によってビット線ＢＬ，／ＢＬを電源電位ＶＤＤに充電し，その後ワード線ＷＬを駆動する。例文帳に追加

Also, bit lines BL, /BL are charged to the power source potential VDD by a timing control circuit 60, after that, the word line WL is driven. - 特許庁

データ／制御フラグ６１が０のとき８ビットデータ６０がデータ符号レジスタ４２に順次格納される。例文帳に追加

When the data/control flag 61 is '0', the 8-bit data 60 are successively stored in a data code register 42. - 特許庁

各Ｎビット光量子化・符号化器（４２）の出力が電気回路である判定回路及び記憶部（６０）に渡される。例文帳に追加

The output of each N bit optical quantization/coding device (42) is handed over to a determination circuit and memory unit (60) which are electric circuits. - 特許庁

カード発行機６０で選択ボタン６０５が押下されると、この選択ボタン６０５に対応する金額データがデビット端末８０に通知される。例文帳に追加

When a selection button 605 of the card issuing machine 60 is pressed, money amount data corresponding to the selection button 605 are reported to the debit terminal 80. - 特許庁

機械切削具６０は穿孔ビットやリーマとすることができ、チャック内の環状部分に連通する軸方向流路を含む。例文帳に追加

The mechanical cutting tool 60 can be made as a drilling bit or a reamer, and includes an axial flow passage communicating with an annular portion in the chuck. - 特許庁

サンプル数決定部６０は、予め設定されたテーブル等を用いて、測定されたビット誤り率に基づきサンプル数を決定する。例文帳に追加

A number-of-samples determining unit 60 uses a preset table or the like to determine the number of samples based on a measured bit error rate. - 特許庁

データフォーマット６０には、送信機の種類を識別するためのデータを格納する送信機種類識別ビット６３が設けられている。例文帳に追加

A data format 60 is set with a transmitter type identification bit 63 for storing data for identifying the type of a transmitter. - 特許庁

また、ビットの移動領域の輪郭の稜線と、回転軸Ｐに直交する直線とのなす角度θ２は６０°以下である。例文帳に追加

Also, an angle θ2 formed by a ridge line of the contour of the moving area of the bit and a straight line orthogonal to the rotary axis P is equal to or smaller than 60°. - 特許庁

３２ビット長の命令５０に最大３個のオペレーションを指定するフィールド５２、５９、６０を設ける。例文帳に追加

Fields 52, 59 and 60 are provided to assign the three operations at the maximum to the command 50 having 32 bits of length. - 特許庁

加算部６０は、積算部３０から出力されるビット値と、２値化により生じた誤差とを加算する。例文帳に追加

An adder section 60 adds the bit value outputted from the integration section 30 and the error caused by the binary processing. - 特許庁

３ビット期間の光遅延器５０、合波器４８、ＢＰＦ５８及び発振器６０は、フレームタイミング信号を生成する。例文帳に追加

A 3-bit period optical delay device 50, a multiplexer 48, a BPF 58, and an oscillator 60 generate a frame timing signal. - 特許庁

カッターヘッド２２に固定される先行ビットと、カッターヘッド２２と一体的に設けられたスポーク６０に設けられる先行ビット７０とを設け、ジャッキ２６によりスポーク６０をスライドさせて先行掘削溝間の間隔を調整する。例文帳に追加

A preceding bit fixed onto a cutter head 22 and a preceding bit 70 installed to a spoke 60 integrally mounted on the cutter head 22 are secured, and the spoke 60 is slid by a jack 26 and spaces among preceding excavated ditches are adjusted. - 特許庁

データ／制御フラグ６１が１のとき制御符号変換部４１は８ビットデータ６０を４ビット制御符号６２に変換して制御符号レジスタ４３に順次格納し、符号カウンタ４５が示すそのデータ６０の位置が制御符号位置レジスタ４４に順次格納される。例文帳に追加

When a data/control flag 61 is '1', in a control code converting part 41, 8-bit data 60 are converted to 4-bit control codes 62 and successively stored in a control code register 43, and the locations of these data 60 shown by a code counter 45 are successively stored in a control code location register 44. - 特許庁

同期マーカを構成するビット列は、送信部５０または当該送信部５０から送信されるデータを受信する受信部６０でミュート機能が発動されたときに送信部５０または受信部６０で生成されるゼロに収束していくビット列と異なる値となるように設定される。例文帳に追加

A bit string constituting the synchronization marker is set to be a value different from a bit string generated by the transmission unit 50 or a receiving unit 60 when a muting function is invoked in the transmission unit 50 or in the receiving unit 60 which receives the data transmitted from the transmission unit 50, which converges into zero. - 特許庁