「BUS ADDRESS」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

The shared bus manages a request for access to an address space.例文帳に追加

共用バスは、アドレス空間へのアクセスに対する要求を管理する。 - 特許庁

To designate and address to a peripheral device connected to an information bus.例文帳に追加

情報バスに接続された周辺機器に対し、アドレスを指定する。 - 特許庁

To reduce a burden of a user in expanding an address bus.例文帳に追加

アドレスバスの拡張を行なう際の使用者の負担を軽減する。 - 特許庁

An address control part 31 is for generating a physical address, a Vpp generating circuit 6 is the write power source of the flash memory, a memory address bus 71 and a data bus 72 are arranged.例文帳に追加

３１は物理アドレスを発生するアドレス制御部、６はフラッシュメモリの書き込み電源であるＶｐｐ発生回路、７１はメモリアドレスバスであり、７２はデータバスである。 - 特許庁

31 is an address control part for generating a physical address, 6 is a Vpp generating circuit which is a writing power supply of a flash memory, 71 is a memory address bus, and 72 is a data bus.例文帳に追加

３１は物理アドレスを発生するアドレス制御部、６はフラッシュメモリの書き込み電源であるＶｐｐ発生回路、７１はメモリアドレスバスであり、７２はデータバスである。 - 特許庁

A high-order address holding latch 201 latches a high-order address on an address bus when a latch instruction signal 103 is output.例文帳に追加

上位アドレス保持用ラッチ２０１は、ラッチ指示信号１０３が出力された時にアドレスバス上の上位アドレスをラッチする。 - 特許庁

The address allocation device 16 outputs IC address information 15 including address space allocation information and data bus width information.例文帳に追加

アドレス割当装置１６は、アドレス空間割当情報およびデータバス幅情報を含むＩＣアドレス情報１５を出力する。 - 特許庁

At least either a 10 bit address bus 26 or a 10 bit data bus 27 is configured of the signal line of parallel communication.例文帳に追加

10ビットアドレスバス２６と10ビットデータバス２７の少なくとも一方を、パラレル通信の信号線で構成する。 - 特許庁

Latches 52, 54 are activated in accordance with a control signal, and stores a signal from the address bus or the data bus.例文帳に追加

ラッチは、制御信号に応じて活性化し、前記アドレスバスまたはデータバスからの信号を格納する。 - 特許庁

The bus state controller forms the external bus control signal at the same timing with external bus clock signals of each of the address areas to be accessed.例文帳に追加

このとき、バスステートコントローラは、アクセスする各アドレスエリアの外部バスクロック信号にタイミングを合わせて外部バス制御信号を形成する。 - 特許庁

The memory device further has a RAM memory connected to the second address bus, the second data bus, and the second control bus.例文帳に追加

メモリデバイスは更に、上記第２のアドレスバスと、上記第２のデータバスと、上記第２のコントロールバスとに接続されたＲＡＭメモリを有する。 - 特許庁

A memory controller 200 inputs data and a first address from a bus 110, and decides a second address corresponding to the first address, and stores the data through a bus 120 as a memory interface bus in the second address of a buffer memory 400.例文帳に追加

メモリコントローラ２００は、バス１１０からデータ及び第一のアドレスを入力し、当該第一のアドレスに対応する第二のアドレスを決定し、メモリインタフェースバスとしてのバス１２０を介して当該データをバッファメモリ４００の第二のアドレスに格納する。 - 特許庁

A bus control circuit 22, constituting the microcomputer 35, outputs an address outputted to a core address bus 11 by a CPU 2A to a peripheral address bus 12, only when the CPU 2A accesses a peripheral circuit 10P.例文帳に追加

マイクロコンピュータ３５を構成するバス制御回路２２は、ＣＰＵ２Ａが周辺回路１０Ｐにアクセスする場合にだけ、ＣＰＵ２Ａがコアアドレスバス１１に出力したアドレスを周辺アドレスバス１２に出力する。 - 特許庁

The three-forked road connection control means includes a bus memory connection controller to which the address bus and control bus of the processor bus, the memory bus and the system bus are respectively connected, and which transfers addresses and control signals with each other and generates data bus control signals.例文帳に追加

三叉路接続コントロール手段は、プロセッサバス、メモリバス、システムバスのそれぞれのアドレスバスと制御バスが接続され、相互にアドレス及び制御信号を転送すると共に、データバス制御信号を発生するバス・メモリ接続コントローラを有する。 - 特許庁

The control means 103 has a bus-memory connection controller 401, with which each address bus of the processor bus, the memory bus and the system bus, and a control bus are connected together to transmit mutually addresses and control signals, and which generate data bus control signals.例文帳に追加

この三叉路接続コントロール手段103は、プロセッサバス、メモリバス、システムバスのそれぞれのアドレスバスと制御バスが接続され、相互にアドレス及び制御信号を転送すると共に、データバス制御信号を発生するバス・メモリ接続コントローラ401を有する。 - 特許庁

The address setting circuit 4 sets tone color information to high-order 4 bits of an address bus L6 for a PBROM.例文帳に追加

アドレス設定回路４は、ＰＢＲＯＭ用アドレスバスＬ６の上位４ビットに音色情報を設定する。 - 特許庁

The change of an address bus is minimized by dividing the address output or the address decoding for every several bits and performing the address output or address decoding, instantaneous power is suppressed and the unnecessary radiation noise is reduced.例文帳に追加

アドレスの出力またはアドレスデコードを数ビットごとに分割して行うことでアドレスバスの変化をできるだけ小さくし、瞬時電力を抑え不要輻射ノイズを低減する。 - 特許庁

The three-forked connection controlling means 103 has a bus-memory connection controller that is connected with each address bus and control bus, mutually transfers an address and a control signal, and generates a data bus control signal.例文帳に追加

この三叉路接続コントロール手段103は、それぞれのアドレスバスと制御バスが接続され、相互にアドレス及び制御信号を転送すると共に、データバス制御信号を発生するバス・メモリ接続コントローラを有する。 - 特許庁

The means 103 connected to respective address buses and control buses of the processor bus 111, the memory bus 112 and the system bus 113 has a bus/memory connection controller 401 for mutually transferring address and control signals and generating a data bus control signal.例文帳に追加

この三叉路接続コントロール手段(103)は、プロセッサバス(111)、メモリバス(112)、システムバス(113)のそれぞれのアドレスバスと制御バスが接続され、相互にアドレス及び制御信号を転送すると共に、データバス制御信号(420)を発生するバス・メモリ接続コントローラ(401)を有する。 - 特許庁

The controller has a first address bus for receiving a RAM address signal, a first data bus for receiving a RAM data signal, and a first control bus for receiving a RAM control signal.例文帳に追加

コントローラは、ＲＡＭアドレス信号を受信する第１のアドレスバスと、ＲＡＭデータ信号を受信する第１のデータバスと、ＲＡＭ制御信号を受信する第１のコントロールバスとを有する。 - 特許庁

A CPU 10 outputs an address corresponding to a ROM 20 in a phase ϕ1 of a period bisecting a bus clock and outputs an address corresponding to a RAM 30 in a phase ϕ2 to a main address bus 41.例文帳に追加

ＣＰＵユニット１０はバスクロックを２分割した期間のフェーズΦ１でＲＯＭ２０に対するアドレスを、フェーズΦ２でＲＡＭ３０に対するアドレスをメインアドレスバス４１に出力する。 - 特許庁

A number 31 is an address control part which generates a physical address, a number 6 is a Vpp generation circuit which is a writing power source of the flash memories, a number 71 is a memory address bus and a number 72 is a data bus.例文帳に追加

３１は物理アドレスを発生するアドレス制御部、６はフラッシュメモリの書き込み電源であるＶｐｐ発生回路、７１はメモリアドレスバスであり、７２はデータバスである。 - 特許庁

Both of information on an address bus and information on a next address bus are decoded by redundant column decoders 302, 303, address information of a decoder output is provided to a redundant column path.例文帳に追加

アドレスバス上の情報及び次アドレスバス上の情報は、両方とも冗長カラムデコーダによりデコードされ、デコーダ出力のアドレス情報は冗長カラム経路に提供される。 - 特許庁

When an address signal on an address bus 3 coincides with the break address, a comparator 13 controls a buffer 16, and the break instruction is given to a CPU 1 through a data bus 5 for instruction.例文帳に追加

アドレスバス３上のアドレス信号がブレークアドレスに一致すると、比較器１３によってバッファ１６が制御され、ブレーク命令が命令用データバス５を介してＣＰＵ１に与えられる。 - 特許庁

At the timing of (n+4)th clock, a DMA controller outputs an address (address D2) next to a DRAM leading address through a system bus to a DRAM, reads data B from the address D2 and outputs them through the system bus to a SRAM 33.例文帳に追加

第（ｎ＋４）クロックのタイミングにおいて、DMAコントローラは、DRAMに、システムバスを介して、DRAM先頭アドレスの次のアドレス（アドレスD2）を出力するとともに、アドレスD2からデータBを読み出させ、システムバスを介して、SRAM３３に出力させる。 - 特許庁

The address/data setting device 300 receives the data sent by the bus master device 200, sets a transfer destination address based upon the held address, and transmits the data to the set transfer destination address of the bus slave device 400.例文帳に追加

アドレス／データ設定装置３００は、バスマスタ装置２００が送信したデータを受信し、保持しているアドレスに基づいて、転送先アドレスを設定し、設定したバススレーブ装置４００の転送先アドレスにデータを送信する。 - 特許庁

In the memory system, a 1st channel data bus and a 2nd channel data bus are arranged on the right and left sides of a command control and address bus.例文帳に追加

メモリシステムでは、第１チャンネルのデータバスと第２チャンネルのデータバスが共通制御及びアドレスバスを中心として左右側に配置される。 - 特許庁

To provide a memory system where a command/address bus has a load substantially identical with that of a data bus; and to provide its driving method.例文帳に追加

コマンド／アドレスバスがデータバスと実質的に同一の負荷を持つメモリシステム及びその駆動方法の提供。 - 特許庁

The identified instructions are replaced with an address showing a compressed bus-word table.例文帳に追加

識別された命令は、圧縮バス語テーブルを示すアドレスと置換される。 - 特許庁

In this case, switches 6-a0 to 6-a15 of a fixed value circuit 6 for an address bus are turned on, and fixed values 6-b0 to 6-b15 are written in the address bus 10.例文帳に追加

このとき、アドレスバス用固定値回路６のスイッチ６−ａ０〜６−ａ１５がオンとなり、アドレスバス１０に固定値６−ｂ０〜６−ｂ１５が書き込まれる。 - 特許庁

The identified instruction is replaced with an address for indicating a compressed bus-word table.例文帳に追加

識別された命令は、圧縮バス語テーブルを示すアドレスと置換される。 - 特許庁

BUS MASTER DEVICE, ADDRESS/DATA SETTING DEVICE, BUS CONTROL SYSTEM, SETTING METHOD FOR ADDRESS AND DATA, DATA TRANSFER REQUEST INFORMATION TRANSMISSION METHOD, AND PROGRAM例文帳に追加

バスマスタ装置及びアドレス／データ設定装置及びバス制御システム及びアドレスとデータの設定方法及びデータ転送要求情報送信方法及びプログラム - 特許庁

A DSP 2 writes specified data in a specified address of an SDRAM 3 connected to the N-bit address bus and the data bus followed by reading.例文帳に追加

ＤＳＰ２は、Ｎビットのアドレスバス、データバスに接続されているＳＤＲＡＭ３に対して特定のアドレスに特定のデータを書き込んだ後、読み込みを行う。 - 特許庁

The bus includes a plurality (number smaller than number of bits within one address) of bus lines to transmit almost all of necessary address, data, and control information to the memory device.例文帳に追加

バスは、メモリ装置に必要なアドレス，データ，制御情報のほぼ全てを伝えるために複数（１つのアドレス内のビット数より少ない数）のバス線を含む。 - 特許庁

A bus master 11 writes an address, a byte mask, and write data in a write buffer 12.例文帳に追加

バスマスタ１１は、アドレス、バイトマスク、ライトデータを書き込みバッファ１２に書き込む。 - 特許庁

Then the IC2 bus address decoder 4 transmits the real address to the I2C bus 18 and then the master device 4 and the slave device 10 transmit/receive data.例文帳に追加

そして、Ｉ２Ｃバスアドレスデコーダ４は、Ｉ２Ｃバス１８に対して実アドレスを送信し、その後、マスタデバイス４とスレーブデバイス１０との間でデータの送受信を行う。 - 特許庁

CIRCUIT FOR MEMORY MODULE ADDRESS BUS AND SYSTEM FOR ADDRESSING MEMORY MODULE例文帳に追加

メモリモジュールアドレスバス用回路およびメモリモジュールをアドレス指定するためのシステム - 特許庁

All the memory modules share the central common control and the address bus.例文帳に追加

全てのメモリモジュールは中央の共通制御及びアドレスバスを共有する。 - 特許庁

A bus control system 100 includes an address/data setting device 300 which holds data and an address transferred to a bus slave device 400, and a bus master device 200 transmits the data using an address line 410 in addition to a data line 420 when address transmission is not necessary.例文帳に追加

バス制御システム１００は、バススレーブ装置４００に転送されたデータとアドレスを保持するアドレス／データ設定装置３００を備え、バスマスタ装置２００は、アドレス送信が不要な場合は、データ線４２０に加え、アドレス線４１０を用いてデータを送信する。 - 特許庁

Also, a debug interface detects a data fetch cycle, and samples the virtual address bus, and compares at least one address under consideration or address corresponding to an address range.例文帳に追加

また、デバッグ・インタフェースはデータフェッチサイクルを検出し、仮想アドレスバスをサンプルしかつ１つまたはそれ以上の注目のアドレスまたはアドレス範囲に対するアドレスを比較する。 - 特許庁

Accordingly, when the address and data are prepared on an address bus and a data bus, a chip-select signal and next a write signal are enabled, and as a result, the data on the data bus are written in the address of the corresponding memory.例文帳に追加

このようにして、アドレス・バスおよびデータ・バス上にアドレスおよびデータがそれぞれ用意されると、次にチップ・セレクト信号、次に書込み信号の順にイネーブルされ、その結果、対応するメモリのアドレスに、データ・バス上のデータが書き込まれる。 - 特許庁

First of all, a CPU sends out a start address from an address bus to a memory during time t0 corresponding to 1 clock.例文帳に追加

まず、１クロックに相当する時間（Ｔ０）の間に、ＣＰＵはアドレスバスからスタートアドレスをメモリに送出する。 - 特許庁

A writing error address tag memory is connected to the address designation circuit through a bidirectional bus in response to the error flag.例文帳に追加

書込みエラーアドレスタグメモリは、エラーフラグに応答し、双方向バスを介してアドレス指定回路に結合される。 - 特許庁

In this case, the CPU 40 is connected with the second memory part 49 through an address bus 41 and a data bus 43, and the first memory part 48 is connected with a main memory 46 and a peripheral circuit 47 through an address bus 42 and a data bus 44.例文帳に追加

この場合、ＣＰＵ４０は、アドレスバス４１及びデータバス４３を介して第２メモリ部４９に接続され、第１メモリ部４８は、アドレスバス４２及びデータバス４４を介して主メモリ４６及び周辺回路４７に接続される。 - 特許庁

Because the address signal can be output to the second bus in the same cycle as the bus cycle wherein the address signal is output to the first bus, reduction of one cycle becomes possible in the low-speed bus cycle to achieve low latency transfer.例文帳に追加

第１バスにアドレス信号が出力されたバスサイクルと同じサイクルで、第２バスにアドレス信号を出力することが可能となるため、低速なバスサイクルで１サイクル分削減可能となり、低レイテンシ転送が実現できる。 - 特許庁