| 例文 |
CPU cacheの部分一致の例文一覧と使い方
該当件数 : 211件
To provide an information processor which speeds up data transfer between a cache memory and an external memory by using DMA transfer and transferring a task and data independently of the processing of a CPU or a DSP and on which a real time OS being applicable to a real time system where absolute time constraint is sever is mounted.例文帳に追加
ＤＭＡ転送を用いて、ＣＰＵ又はＤＳＰの処理と独立してタスク及びデータの転送を行うことにより、キャッシュメモリ１０５と外部メモリ１０６間のデータ転送を高速化し、絶対的時間の制約が厳しいリアルタイムシステムに適用可能なリアルタイムＯＳを搭載した情報処理装置を提供する。 - 特許庁
In the respective nodes #1 to #7, a bus IF part 200 converts parallel data output from a CPU 202, a cache memory 204 or a memory 206 to serial data, and further converts electric data to optical signal, and transfers the same to another node through a serial signal bus 30 of an optical bus 2.例文帳に追加
各ノード＃１〜＃７において、バスＩＦ部２００は、ＣＰＵ２０２、キャッシュメモリ２０４またはメモリ２０６から出力されるパラレル形式のデータをシリアル形式のデータに変換し、さらに、電気的なデータを光学的な信号に変換し、光バス２のシリアル信号バス３０を介して他のノードに対して転送する。 - 特許庁
The single-chip microcomputer includes; a first bus having a CPU and a cache memory connected therewith; a second bus having a DMAC and an external bus interface circuit connected therewith; and a first control circuit which is connected to the first and the second busses and includes an address transfer circuit for selectively transferring an address signal on the first bus to the second bus.例文帳に追加
ＣＰＵとキャッシュメモリとが接続される第１バスと、ＤＭＡＣと外部バスインターフェイス回路とが接続される第２バスと、上記第１と第２バス接続され、上記第１バス上のアドレス信号を選択的に上記第２バスへ転送するアドレス転送回路を含む第１制御回路とを備える。 - 特許庁
Internal hardware modules are stopped so as not to exceed the breakdown voltage and the heat capacity of the package of a SOC chip, the internal frequency of a CPU is lowly increased, dynamic ON/OFF of an L2 cache is performed so as to reduce internal power consumption, and job control is performed so as to maintain the performance, without exceeding the breakdown voltage of the package.例文帳に追加
ＳＯＣ Ｃｈｉｐのパッケージ耐電圧、熱容量を越えないように内部ハードウェアモジュールを停止、ＣＰＵの内部周波数の低増、Ｌ２キャッシュの動的ＯＮ／ＯＦＦを行い内部消費電力を抑えるとともに、パッケージ耐圧を越えないながらもパフォーマンスをそれなりに維持できるようなＪＯＢコントロールを行う。 - 特許庁
Based on the acquired other system state information and own system state information which is decided by a battery and a nonvolatile memory of the first control module and indicates the data saving possibility of the cache memory of the first control module, the CPU of the first control module determines whether the disk array apparatus should be set in a write-back state or a write-through state.例文帳に追加
第１の制御モジュールのＣＰＵが、第１の制御モジュールのバッテリ及び不揮発性メモリによる、第１の制御モジュールのキャッシュメモリについてのデータ退避可否を示す自系状態情報と、取得した他系状態情報とに基づいて、ディスクアレイ装置をライトバック状態とするか又はライトスルー状態とするかを決定する。 - 特許庁
When the CPU detects the consumed current of all the circuits by A/D converting (step A2-A4) to check the charging state of the battery used as a power supply, the command cache is disabled (step A1) so that the flash ROM storing the control program is prevented from entering a standby mode as much as possible.例文帳に追加
ＣＰＵが、動作用電源として用いられる電池に対する充電状態を判定するため、回路全体の消費電流値をＡ／Ｄ変換して検出する場合は（ステップＡ２〜Ａ４）、命令キャッシュをディスエーブル状態にすることで（ステップＡ１）、制御プログラムが記憶されているフラッシュＲＯＭを極力スタンバイモードに移行させない状態で行うようにする。 - 特許庁
A RAM controller 5 allows an instruction RAM 2 to pre-fetch an instruction from an external instruction ROM in the unit of banks so that the instruction RAM 2 acts like a cache memory for the external instruction ROM as its control and also allows a CPU 3 and a hardware section 1 to share parts of banks of the instruction RAM 2 in time division as its control.例文帳に追加
ＲＡＭコントローラ５が、外部インストラクションＲＯＭからインストラクションＲＡＭ２にインストラクションをバンク単位でプリフェッチさせてインストラクションＲＡＭ２を外部インストラクションＲＯＭのキャッシュメモリとして動作させる制御を行い、且つ、インストラクションＲＡＭ２の１部バンクをＣＰＵ３およびハードウェア部１に時分割共有させる制御を行う。 - 特許庁
This memory controller is constituted so that whether a band development error is generated or not is discriminated while variably setting a coefficient value to be multiplied when development processing time of each band is calculated based on free capacity of a cache 103 of a CPU 102 or page structure of outputted data, and the band development processing is switched based on a discrimination result of the band development error.例文帳に追加
各バンドの展開処理時間算定時に乗ずるべき係数値をＣＰＵ１０２のキャッシュ１０３の空き容量または出力データのページ構成に基づいて可変設定しながらバンド展開エラーが発生するかどうかを判別し、該判別結果に基づいてバンド展開処理を切替え制御する構成を特徴とする。 - 特許庁
Data transferred to a DMA transfer relay device are temporarily stored in a storage means of the same capacity as a cache line size of a CPU, a signal (status data or the like outputted by a DMA controller) related to the data or the data transfer processing is detected, and the temporarily stored data are transferred to a prescribed data storage part on the basis of the detected signal.例文帳に追加
ＤＭＡ転送中継装置に転送されたデータをＣＰＵのキャッシュラインサイズと同容量の記憶手段に一時的に記憶させ，上記データ或いはデータ転送処理に関連する信号（ＤＭＡコントローラが出力するステータスデータ等）を検出し，検出された信号に基づいて上記一時的に記憶されたデータを所定のデータ記憶部に転送する。 - 特許庁
The access distribution device 1 stores an FQDN, an IP address of the virtual server and the permission of distribution in a storing part 12 in association with one another, and upon periodically receiving the determination result from the cache server 2, writes distribution permission when no load is applied to the CPU and a communication means of the virtual server, and writes distribution rejection when a load is applied to either of them.例文帳に追加
アクセス振分装置１は、ＦＱＤＮと、仮想サーバのＩＰアドレス及び振分け可否とを対応付けて記憶部１２に記憶しており、定期的にキャッシュサーバ２から判断結果を受信すると、仮想サーバのＣＰＵ及び通信手段とも負荷がかかっていない場合は振分け可を書き込み、いずれかに負荷がかかっている場合は振分け不可を書き込む。 - 特許庁
In the case that the write data from a host are stored in the write buffer area 221 of the buffer memory 22, a CPU 25 judges whether or not the address on the disk medium 11 overlaps as for the write data and the read cache data already stored per a segment unit in a read buffer area 222 corresponding to a pertinent segment management block on a buffer management table 270 for each segment unit.例文帳に追加
ＣＰＵ２５は、ホストからのライトデータがバッファメモリ２２のライトバッファ領域２２１に格納された場合、そのライトデータと、リードバッファ領域２２２にセグメント単位で既に格納されているリードキャッシュデータとの間にディスク媒体１１上でのアドレスの重なりがあるか否かを、当該セグメント単位で、バッファ管理テーブル２７０上の該当するセグメント管理ブロックに従って判定する。 - 特許庁
| 例文 |
| Copyright © Japan Patent office. All Rights Reserved. |
ログイン |
Weblio会員(無料)になると
|
検索履歴を保存できる！
|
ログイン |
Weblio会員(無料)になると
|
