「CPU cache」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

A CPU reads the data out of the read cache area (S3) and provides them for a host device when data corresponding to the read range of the read command from the host matches the data stored in the read cache area.例文帳に追加

ＣＰＵはホストからのリードコマンドの読取り範囲に対応するデータが、前記リードキャッシュ領域に記憶されているデータに一致する場合、該リードキャッシュ領域から該データを読み出し（Ｓ３）、前記ホスト装置に提供する。 - 特許庁

When another CPU or node in the system issues a read request to the corresponding address and a cache snoop result in the system is unchanged, data are read out of cache lines in the temporary ineffective state.例文帳に追加

システム内の他のＣＰＵ４００もしくはノード６００から該当アドレスに対して読み出し要求が発行され、かつシステム内のキャッシュスヌープ結果が未変更の場合は仮無効状態のキャッシュラインからデータを読み出す。 - 特許庁

A CPU hardware can buffer the I/O command that has caused the I/O address conversion cache error in a command queue until an I/O address conversion cache is updated by using required information.例文帳に追加

いくつかの実施形態では、Ｉ／Ｏアドレス変換キャッシュが、所要情報を用いて更新されるまで、ＣＰＵハードウェアは、Ｉ／Ｏアドレス変換キャッシュ・ミスを引き起こすＩ／Ｏコマンドを、コマンド・キュー内にバッファすることができる。 - 特許庁

In the case of not cache hit, processing from the start of data transfer, in which a firmware including the CPU 5 is concerned, to the end of the command is executed.例文帳に追加

キャッシュヒットしない場合には、ＣＰＵ５を含むファームウエアが関与したデータ転送の開始からコマンドの終了までの処理を実行する。 - 特許庁

In the multiprocessor system, the system controller 110 includes a snoop-tag 111 which is copy information of a cache tag 122 which each CPU 120 holds.例文帳に追加

マルチプロセッサシステムにおいて，システムコントローラ１１０は，各ＣＰＵ１２０が保持するキャッシュタグ１２２のコピー情報であるスヌープタグ１１１を備える。 - 特許庁

When the CPU 2 processes a branch instruction, a comparator 7 determines whether or not the instruction of a branch destination is stored in an instruction cache memory 5.例文帳に追加

コンパレータ７は、ＣＰＵ２が分岐命令を処理するときに、命令キャッシュメモリ５に分岐先の命令が格納されているか否かを判定する。 - 特許庁

To provide an improved technology which processes an I/O address conversion cache error caused by an I/O command in a CPU.例文帳に追加

一般に、本発明の実施形態は、ＣＰＵの中のＩ／Ｏコマンドに起因するＩ／Ｏアドレス変換キャッシュ・ミスを処理する改良された技術を提供する。 - 特許庁

A CPU 12 determines whether an image to be processed is stored tentatively in a cache 30 or not, when the image to be evaluated is specified.例文帳に追加

評価を行う処理対象の画像が指定されると、ＣＰＵ１２が処理対象の画像がキャッシュ３０に一時的に記憶されているか否かを判定する。 - 特許庁

A CPU 21 executes a weighted load instruction at the time of performing a spinlock process and then outputs a spin wait request to a corresponding cache memory 25.例文帳に追加

ＣＰＵ２１は、スピンロック処理を行なう際にウェイト付きロード命令を実行すると、対応するキャッシュメモリ２５にスピン待ち要求を出力する。 - 特許庁

When there is no tag, a prepared data address of a tag of the last LRU on the cache memory is transferred to the CPU and its circumference in a step 102.例文帳に追加

タグがなかった場合、ステップ１０２にて事前に用意されている最終ＬＲＵのタグのキャッシュメモリ上のデータアドレスをＣＰＵとその周辺へ渡す。 - 特許庁

To provide a microcontroller capable of shortening time for writing data from a CPU to an instruction cache or the like connected to an instruction bus.例文帳に追加

本発明は、ＣＰＵから命令バスに接続された命令キャッシュ等にデータを書きこむ時間を短縮できるマイクロコントローラを提供することを目的とする。 - 特許庁

When the condition is satisfied, one or more instructions are prefetched to an instruction cache 104 of the CPU 102 by use of the address of the target instruction as a starting address.例文帳に追加

条件が満たされたとき、ＣＰＵ１０２の命令キャッシュ１０４にターゲット命令のアドレスを開始アドレスとして１以上の命令をプリフェッチする。 - 特許庁

When the image data are present in the input image cache memory 14 as the result of decision, a CPU 10 notifies the storing address of the image data decided to be present by the cache hit decision part 16 to an image processing part 15.例文帳に追加

判断の結果、当該画像データが入力画像キャッシュメモリ１４に存在する場合、ＣＰＵ１０は、キャッシュヒット判定部１６が存在すると判断した当該画像データの保存アドレスを画像処理部１５に通知する。 - 特許庁

When displaying characters based on outline font data stored in font ROM 5, a CPU 2 performs cache processing which temporarily stores pattern data showing characters generated from the font data in a cache pattern storage area 7b and reuses it.例文帳に追加

ＣＰＵ２は、フォントＲＯＭ５に格納されたアウトラインフォントデータに基づく文字の表示に際し、フォントデータから生成した文字を表すパターンデータをキャッシュパターン格納エリア７ｂに一時記憶して再使用するキャッシュ処理を行う。 - 特許庁

Therefore, pipeline execution of the CPU 21 is stalled and the operation of the CPU 21 and the cache memory 25 can be temporarily stopped, and power consumption at the time of executing a spin wait loop can be reduced.例文帳に追加

したがって、ＣＰＵ２１のパイプライン実行をストールさせて、ＣＰＵ２１およびキャッシュメモリ２５の動作を一時停止させることができ、スピン待ちループ実行時における消費電力を削減することが可能となる。 - 特許庁

CPU resource assignment for each workload is managed for each processor group and regarding a workload whose cache hit rate matters, the CPU resource assignment is biased to a specific processor group, thereby achieving improved throughput.例文帳に追加

各ワークロードへのＣＰＵ資源割り当てをプロセッサグループ毎に管理し、キャッシュヒット率が問題となるようなワークロードについては、ＣＰＵ資源割り当てを特定のプロセッサグループに偏らせることでスループット向上を実現する。 - 特許庁

If the access entry of a cache memory 102 varies for an instruction fetch from a CPU 11, a branch target buffer 104 is accessed in advance and a cache access is made to a predicted branch address, whereby a cache is hit when a branch instruction is executed afterward to make a branch prediction.例文帳に追加

ＣＰＵ１０１からの命令フェッチにおいて、キャッシュメモリ１０２のアクセスエントリが変わる場合、先行して分岐ターゲットバッファ１０４をアクセスし、予測分岐先アドレスに対して予めキャッシュアクセスすることにより、後に分岐命令が実行されて分岐予測が行われた際にキャッシュヒットさせるようにする。 - 特許庁

Prior to the cache processing, the CPU 2 controls an area size of a storage area 701 for one character in the cache pattern storage area 7b according to attribute information, such as a character size and types of languages, which is a reference for characters of display targets.例文帳に追加

また、ＣＰＵ２は、キャッシュ処理に先立ち、キャッシュパターン格納エリア７ｂにおける一文字分の格納エリア７０１の領域サイズを、表示対象の文字における基準となる文字サイズ、及び言語の種類等の属性情報に応じて制御する。 - 特許庁

The computer system includes a CPU core, a DSP core, a data cache, a first and a second sequential buffer modules, and an external memory, and sequentially accesses input or output data transmitted in or from the DSP core using a sequential buffer instead of the data cache.例文帳に追加

ＣＰＵコア、ＤＳＰコア、データキャッシュ、第１及び第２シーケンシャルバッファモジュール、及び外装メモリを含み、ＤＳＰコアに／から伝達される入力または出力データをデータキャッシュを使用せず、シーケンシャルバッファを使用してシーケンシャルにアクセスする。 - 特許庁

When the I/O address conversion cache is updated, the CPU reissues the I/O command from the command queue, converts an address of the I/O command at convenient time, and executes and processes the command as if the cache miss has not occurred.例文帳に追加

Ｉ／Ｏアドレス変換キャッシュが更新されたとき、ＣＰＵは、コマンド・キューからＩ／Ｏコマンドを再発行して、都合の良いときにＩ／Ｏコマンドのアドレスを変換し、あたかもキャッシュ・ミスが発生しなかったかのようにコマンドを実行処理できる。 - 特許庁

When the spin wait request is received from the CPU 21, the cache memory 25 temporarily stops outputting an acknowledge response to a read request from the CPU until a predetermined condition (snoop write hit, interrupt request, or lapse of predetermined time) is satisfied.例文帳に追加

また、キャッシュメモリ２５は、ＣＰＵ２１からスピン待ち要求を受けると、所定の条件（スヌープ・ライト・ヒット、割り込み要求、一定時間の経過）を満たすまでＣＰＵからのリード・リクエストに対するアクノリッジ応答の出力を一時停止する。 - 特許庁

In addition, a bit showing that soft error has occurred previously is made in the cache memory, and if error occurs again when the bit shows "1", it is judged that hardware error is occurring, and interruption is made to a CPU.例文帳に追加

そして、キャッシュメモリに、以前にソフトエラーが発生したことを示すビットを立てておき、このビットが”１”のときに、再び、エラーが発生した場合には、ハードウェアのエラーが発生していると判断して、CPUに割り込みをかけるようにする。 - 特許庁

To enhance processing efficiency by reducing a case in which a processable trailing move in request is forced to be in standby by a precedence move in request in the cache memory of an invalidation-free system CPU (Central Processing Unit) when replacement of interest is in clean.例文帳に追加

リプレース対象がクリーンな場合、無効化しない方式のCPUのキャッシュメモリにおいて、処理が可能な後続ムーブイン要求が先行ムーブイン要求により待機させられるケースを削減させ処理効率を向上させる。 - 特許庁

To provide inexpensive and highly reliable data communication device by using only a cache memory and a Flash ROM incorporated in a CPU without using any external RAM.例文帳に追加

外付けＲＡＭを用いることなく、ＣＰＵに内蔵されているキャッシュメモリとＦｌａｓｈ ＲＯＭのみを用いて、低コストで信頼性の高いデータ通信装置を提供する。 - 特許庁

When an access request 7 and select information 8 are supplied from the CPU 1, a cache control part 4 outputs an access request 9 or 10 according to select information 8.例文帳に追加

ＣＰＵ１からアクセス要求７と選択情報８が与えられると、キャッシュ制御部４は選択情報８に基づいてアクセス要求９又は１０を出力する。 - 特許庁

A CPU 12 determines whether a feature amount of an image to be processed is stored tentatively in a cache 30 or not, when the image to be evaluated is specified.例文帳に追加

評価を行う処理対象の画像が指定されると、ＣＰＵ１２が処理対象の画像の特徴量がキャッシュ３０に一時的に記憶されているか否かを判定する。 - 特許庁

At least, one out of the standard clocks which are supplied from a first clock driver 18 to the CPU core 11 and to the cache device 12 is stopped.例文帳に追加

クロック供給停止信号を、第１のクロックドライバ１８からＣＰＵコア１１及びキャッシュ装置１２に供給される基準クロックのうち少なくとも一方を停止する。 - 特許庁

This information processor is provided with a CPU 31; a main memory 40 for storing data; and a cache memory 33 for storing TAG data 33a and data units 33b corresponding to the data.例文帳に追加

装置は、CPU３１と、データを記憶するメインメモリ４０と、前記データに対応するTAGデータ３３ａ及びデータ単位３３ｂを記憶するキャッシュメモリ３３とを有している。 - 特許庁

In the information processing system, the number of ways of the snoop tag in the system controller is set larger than the number of ways of the cache tag in the CPU.例文帳に追加

システムコントローラ内のスヌープタグのＷＡＹを、ＣＰＵ内のキャッシュタグのＷＡＹ数よりも多くした情報処理システムにより、上記課題の解決を図る。 - 特許庁

The cache control CPU 200 suppress the generation of the refill operation when the plurality of texture units 620 to 6n0 perform access to the same memory address with a predetermined time difference.例文帳に追加

キャッシュ制御用ＣＰＵ２００は、複数のテクスチャユニット６２０〜６ｎ０が同一のメモリアドレスを所定の時間差でアクセスするとき、リフィル動作の発生を抑制する。 - 特許庁

When the instruction cache memory 5 is hit as stated above, the need for the process of randomly accessing the SDRAM 3 is eliminated and the CPU 2 does not wait for operation.例文帳に追加

また、上記のように命令キャッシュメモリ５がヒットしているとき、ＳＤＲＡＭ３に対してランダムアクセスの処理を行う必要がなく、ＣＰＵ２の動作にウエイトが生じない。 - 特許庁

Accordingly, the reduction in processing efficiency in DMA transfer between the main memory 60 and the local memory 20 can be prevented by the processing for ensuring the coherency between the main memory 60 out of a CPU and the cache memory 40 of the CPU.例文帳に追加

したがって、ＣＰＵ外部のメインメモリ６０とＣＰＵのキャッシュメモリ４０とのコヒーレンシを保証させる処理により、メインメモリ６０とローカルメモリ２０との間でＤＭＡ転送を行う際の処理効率が低下する事態を防止することが可能となる。 - 特許庁

If a mishit occurs in the instruction cache 3, a pre-fetch buffer 2 reads from an external memory 1 and stores instruction data corresponding to an address requested from the CPU core 6, as well as outputs to the CPU core 6 the instruction corresponding to the requested address.例文帳に追加

プリフェッチバッファ２は命令キャッシュ３でミスヒットした場合にＣＰＵコア６からの要求アドレスに対応する命令データを外部メモリ１から読み出して格納すると共に要求アドレスに対応した命令をＣＰＵコア６へ出力する。 - 特許庁

A CPU 11 downloads the power down mode program 33 from the RAM 31 to the cache memory 12 to operate the small-volume closed program in a switch from a normal mode to the power down mode.例文帳に追加

ＣＰＵ１１は、ノーマルモードからパワーダウンモードに切換える際に、ＲＡＭ３１からパワーダウンモードプログラム３３を、キャッシュメモリ１２にダウンロードし、小容量で閉じたプログラムを実行する。 - 特許庁

When the virtual machine is migrated, a hypervisor 160 of a virtual machine server 100 transmits information of a register and a cache memory of a CPU of the virtual machine, to a virtual machine server 200 as a migration destination.例文帳に追加

仮想マシンを移行させる際に、仮想マシンサーバ１００のハイパーバイザ１６０は、仮想マシンのＣＰＵのレジスタとキャッシュメモリの情報を移行先である仮想マシンサーバ２００に送信する。 - 特許庁

To provide a quick starting apparatus that reduces the time from power-on to completion of system starting, in a system including a cache memory between a CPU and a main storage.例文帳に追加

ＣＰＵと主記憶装置との間にキャッシュメモリを備えるシステムにおいて、電源投入からシステム起動完了までの時間を短縮することができる起動高速化装置を提供する。 - 特許庁

A CPU 42 for totally controlling circuits of a digital camera is equipped with an instruction cache 42A for storing control instructions comprising a program and runs the program stored in an SDRAM 54.例文帳に追加

デジタルカメラの各回路を統括制御するＣＰＵ４２は、プログラムを構成する制御命令を記憶する命令キャッシュ４２Ａを備え、ＳＤＲＡＭ５４に記憶されたプログラムを実行する。 - 特許庁

In an information processor, both a DMAC 30 and a CPU core 10 perform input and output of data through a cache memory 40 at the time of access to a main memory 60.例文帳に追加

情報処理装置においては、メインメモリ６０にアクセスする場合に、ＤＭＡＣ３０およびＣＰＵコア１０の双方が、キャッシュメモリ４０を介してデータの入出力を行う。 - 特許庁

After the shutter button 20 is fully pressed, image data of still pictures in large data sizes are DMA-transferred from the signal processing circuit 36 to the SDRAM 54, and the CPU 42 invalidates the instruction cache 42A to read and run the program from the SDRAM 54 at all the time.例文帳に追加

シャッタボタン２０が全押しされた後は、データサイズが大きい静止画像の画像データが信号処理回路３６からＳＤＲＡＭ５４へＤＭＡ転送される。 - 特許庁

To prevent a CPU or the like including a cache memory in the inside from writing or reading image data or the like from a storage to eliminate the necessity of flash processing or the like, and to increase the speed of data processing.例文帳に追加

内部にキャッシュメモリを含むＣＰＵ等に、ストレージからの画像データ等の書込、読出を行わせないようにして、フラッシュ処理等の必要性を無くし、データ処理の高速化を図る。 - 特許庁

In the case that the address overlaps, the CPU 250 subscribes the write data of the overlap part to a pertinent part in the read cache data on the read buffer area 222.例文帳に追加

アドレスの重なりがある場合、ＣＰＵ２５はバッファ制御部２３２により、その重なり部分のライトデータを、リードバッファ領域２２２上のリードキャッシュデータのうちの該当部分に上書きさせる。 - 特許庁

To provide cache degeneracy when mounting a CPU in a different system or adopting a CMP micro-architecture without changing system hardware or an OS and adding a computer architecture.例文帳に追加

ＣＰＵを異なるシステムに搭載する場合や、ＣＭＰマイクロアーキテクチャを採用する場合に、システムハードウェア、ＯＳの変更、コンピュータアーキテクチャの追加を必要とせずに、キャッシュ縮退を可能にする。 - 特許庁

A CPU 7 sends an instruction to a read/write control part on the basis of respective managing data, for example, and during the idle time of processing, data are read out of a cache memory and written onto a disk.例文帳に追加

ＣＰＵ７は、例えば各管理データに基づいてリード／ライト制御部に指示を送り、処理の空き時間にキャッシュメモリからデータを読み出してディスクに対してデータの書き込みを行う。 - 特許庁

To provide a cache system capable of appropriately selecting an access mode so that when a CPU carries out a pipeline process for a plurality of instructions, the cache system operates at as low power as possible while preventing a pipeline from waiting for a process, or meeting the requirements for reducing the waiting time for the process.例文帳に追加

ＣＰＵが複数の命令をパイプライン処理する場合に、パイプラインの処理待ちを防止しまたは処理待ち時間を短縮する条件を満たした上で、可能な限り低電力で動作するように適切にアクセスモードを選択することのできるキャッシュシステムを提供する。 - 特許庁

The burst read memory interface 105 is provided with an internal buffer for recoding and storing the information of a cache area and data for burst read, and when the pertinent read access is performed from the CPU 101 to any area beyond a cache area, burst read is operated for the memory 104, and the data are recorded and stored in the internal buffer.例文帳に追加

バーストリードメモリインタフェイス１０５は内部に、キャッシュ領域の情報とバーストリード分のデータを記録保持する為の内部バッファを持ち、ＣＰＵ１０１からキャッシュ領域外に該当するリードアクセスがあった場合に、メモリ１０４に対してバーストリードを行い、内部バッファに記録保持する。 - 特許庁