「CPU cache」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

The self-rewriting processor 1 includes: a CPU 10; and a cache 20 for storing the protection object program.例文帳に追加

自己書き換え処理装置１は、ＣＰＵ１０と、保護対象プログラムを記憶するキャッシュ２０と、を備える。 - 特許庁

A peripheral read cache macro 106 monitors access from a CPU 101 to peripheral registers 151.例文帳に追加

周辺リードキャッシュマクロ１０６は、ＣＰＵ１０１による周辺レジスタ１５１に対するアクセスを監視する。 - 特許庁

On my machine (a thinkpad T42P with default factory equipment), generating a 200MB zip archive takes around 30s of CPU without the cache, 32s of CPU with an empty cache and 2s of CPU if all the files to compress are already in cache. 例文帳に追加

私のマシン (工場出荷時のままの状態の thinkpad T42P) では、キャッシュのない状態で 200MB の zip アーカイブを作成するのにかかった時間は30 秒でした。 キャッシュを使用した場合、まだキャッシュが作成されていないときは32 秒かかりましたが、圧縮されるすべてのファイルがキャッシュに載った状態では2 秒で処理が完了しました。 - PEAR

In an engine control microcomputer having two CPU cores, a ROM cache memory, and a RAM cache memory, during engine control, an engine control mode wherein maximum performance can be exerted by full use of the CPU cores and the cache memories is selected (S140).例文帳に追加

２つのＣＰＵコアとＲＯＭキャッシュメモリ及びＲＡＭキャッシュメモリを備えたエンジン制御マイコンにおいて、エンジン制御中は、ＣＰＵコア及びキャッシュメモリをフルに使用して最高の処理能力を発揮できるエンジン制御モードが選択される（Ｓ１４０）。 - 特許庁

The multi-core CPU 4 has: a cache balance controller 13 for moving the information between the cache memories 7, 8 so as to average the cache use amount of each cache memory 7, 8 by referring to the balance information; and a cache write restoration controller 14 for restoring the circuit data stored in the cache memories 7, 8 into the DRAM 6 after the information is moved.例文帳に追加

マルチコアＣＰＵ４は、バランス情報を参照してキャッシュメモリ７，８のキャッシュ使用量を平均化するようにキャッシュメモリ７，８間で情報を移動させるキャッシュバランス制御部１３と、その情報の移動が行われた後に、キャッシュメモリ７，８に記憶されたキャッシュデータをＤＲＡＭ６に書き戻すキャッシュ書き戻し制御部１４とを有している。 - 特許庁

A processing device includes: a main memory; a CPU cache for holding process data during execution in a program in the main memory; and a dump output unit for recording the process data in the CPU cache in an auxiliary storage device as dump data.例文帳に追加

処理装置は、メインメモリと、メインメモリ内のプログラムのうち、実行中のプロセスデータを保持するＣＰＵキャッシュと、ダンプデータとして、ＣＰＵキャッシュ内のプロセスデータを補助記憶装置に記録するダンプ出力部と、を含む。 - 特許庁

In a CPU mounted with multiple sets of associative cache memory, the CPU is provided which has a means to monitor a cache memory area which does not contribute to improvement of processing performance of the CPU and can dynamically change it into an idle state according to the operating status.例文帳に追加

複数のセットからなる連想方式のキャッシュメモリを搭載するＣＰＵにおいて、動作状況に応じて、ＣＰＵの処理性能向上に寄与しないキャッシュメモリ領域を監視し、動的に停止状態に変更できる手段を有するＣＰＵを提供する。 - 特許庁

To provide an instruction cache system for fetching instruction data to be read the next by a central processing unit(CPU) in advance from a program memory in a high speed instruction cache, and for reading the instruction data from the instruction cache, the instruction cache system to prevent the mishit of instruction data in the instruction cache whose capacity is small and to improve the performance of a microprocessor.例文帳に追加

中央処理装置（ＣＰＵ）が次に読み込むべき命令データを、プログラムメモリから高速の命令キャッシュに予め取り込んでおき、該命令キャッシュから命令データを読み出す命令キャッシュシステムに関し、小容量の命令キャッシュで命令データのミスヒットを無くし、マイクロプロセッサの性能向上を図る。 - 特許庁

Since the cache memory device 6 has a function for allocating only the data with the attribute bit of '1' to a cache part, a hit rate to access from a CPU 3 is remarkably improved.例文帳に追加

キャッシュメモリ装置６は、属性ビットが“１”のデータのみをキャッシュ部にアロケートする機能を有するので、ＣＰＵ３からのアクセスに対するヒット率が大幅に向上する。 - 特許庁

To increase processing speed of an information processor provided with a cache memory used by a CPU.例文帳に追加

ＣＰＵにより使用されるキャッシュメモリを設けてなる情報処理装置に関し、処理速度の高速化を図る。 - 特許庁

To hold data consistency of a cache memory and a real memory and to reduce CPU processing loads.例文帳に追加

キャッシュメモリと実メモリのデータ一貫性を保つとともに、ＣＰＵの処理の負荷を減らすことができるようにする。 - 特許庁

The CPU obtains information for executing the web applications in accordance with the instruction, and stores the information as cache information.例文帳に追加

ＣＰＵは、指示に応じて、ウェブアプリケーションを実行するための情報を取得し、キャッシュ情報として記憶する。 - 特許庁

A cache memory device for storing cache data by a set-associative method comprises a profiler for analyzing instructions executed by a CPU to generate profile information (live/dead) representing the possibility that data stored in each cache line will be referred to again, and a cache line selection part for, upon a cache miss, determining a cache line to be replaced according to the profile information.例文帳に追加

セット・アソシアティブ方式でキャッシュデータを格納するキャッシュメモリ装置であって、ＣＰＵにて実行される命令を分析して、各キャッシュラインに格納されたデータが再参照される可能性を示すプロファイル情報（ライブ／デッド）を生成するプロファイラと、キャッシュミスが発生した際に、前記プロファイル情報に基づいて、入れ替え（リプレース）対象のキャッシュラインを決定するキャッシュライン選択部と、を備える。 - 特許庁

A cache access transmission means 132 outputs an access address acquired through a local cache access address input means 161 from a CPU 110 through a remote cache access address output means 164 to a shared address bus 81.例文帳に追加

キャッシュアクセス伝達手段１３２はＣＰＵ１１０からローカルキャッシュアクセスアドレス入力手段１６１を介して取得したアクセスアドレスを、リモートキャッシュアクセスアドレス出力手段１６４を介して共有アドレスバス８１に出力する。 - 特許庁

An information processing device 1 is equipped with: a multi-core CPU 4 having cores 2, 3 with cache memories 7, 8; and a DRAM 6 to which the multi-core CPU 4 is connected.例文帳に追加

情報処理装置１は、キャッシュメモリ７，８を有するコア２，３が内蔵されたマルチコアＣＰＵ４と、マルチコアＣＰＵ４と接続されたＤＲＡＭ６とを備えている。 - 特許庁

When the reading of the data is performed by the CPU, a cache line address information maintenance part 94 maintains the address until the data are output to the corresponding CPU.例文帳に追加

キャッシュラインアドレス情報保持部９４は、ＣＰＵによりデータのリードが実行されている際に、このデータが当該ＣＰＵに出力されるまでそのアドレスを保持する。 - 特許庁

The CPU module can transmit the output data to a GPU module via at least one locked set of cache memory.例文帳に追加

ＣＰＵモジュールは、キャッシュ・メモリの少なくとも１つのロック済みセット経由で出力データをＧＰＵモジュールに転送できる。 - 特許庁

The CPU 2 executes the relief program 15 loaded to the secondary cache 2b, and performs the defect relief of the memory 11.例文帳に追加

ＣＰＵ２は、二次キャッシュ２ｂにロードされた救済プログラム１５を実行して、メモリ１１の不良救済を行う。 - 特許庁

When jumped to a main body of a bootstrap, initialization for a CPU configuration and a timer and the initialization for a data cache, and the like, are performed.例文帳に追加

ブートストラップ本体にジャンプされると、ＣＰＵコンフィグやタイマーの初期化、データキャッシュの初期化などが行われる。 - 特許庁

When there is the tag, a data address of the tag on the cache memory is transferred to a CPU and its circumference in a step 103.例文帳に追加

タグがあった場合、ステップ１０３にてこのタグのキャッシュメモリ上のデータアドレスをＣＰＵとその周辺へ渡す。 - 特許庁

An SRAM 103 having the same capacity as a unit sector of the external memory section 104 is arranged in a secondary cache of a CPU 101.例文帳に追加

ＣＰＵ１０１の２次キャッシュに外部記憶部１０４の単位セクタと同じ容量をもつＳＲＡＭ１０３を配す。 - 特許庁

To appropriately determine whether to continue the operation of a system in accordance with the status of a cache and a CPU.例文帳に追加

キャッシュおよびＣＰＵの状況に応じて、システムの稼動を継続するべきか適切な判断をすることを課題とする。 - 特許庁

Further, a remote page invalidation circuit 150 issues a command for removing the whole cache lines belonging to a page of a node from a CPU cache of the node according to the notice received from other nodes.例文帳に追加

前者で指定されたページに初期化等のための書込みが起こった際には、他のノードからのライン転送を抑止し、他のノードのキャッシュ上のデータを無効化する手段を設ける。 - 特許庁

If a read destination peripheral address matches the peripheral address held in the peripheral read cache macro 106, the CPU 101 reads in the data from the peripheral read cache macro 106.例文帳に追加

ＣＰＵ１０１は、読み取り先の周辺アドレスが、周辺リードキャッシュマクロ１０６内に保持している周辺アドレスと一致するときには、周辺リードキャッシュマクロ１０６から、データを読み込む。 - 特許庁

A cache controller 12 located between a CPU 10 and an SDRAM 11 is provided with a plurality of cache memories (FiFO_1, FiFO_2) corresponding to the plurality of programs of the SDRAM 11.例文帳に追加

ＣＰＵ１０とＳＤＲＡＭ１１との間にあるキャッシュ・コントローラ１２に、ＳＤＲＡＭ１１の複数のプログラムにそれぞれ対応する複数のキャッシュメモリ（ＦｉＦＯ＿１、ＦｉＦＯ＿２）を設ける。 - 特許庁

A sub memory provided with a cache function for temporarily storing write data from a CPU is provided between the CPU and a main memory for exchanging data so that the CPU can not directly write in the main memory.例文帳に追加

ＣＰＵとデータのやり取りを行うメインメモリとの間にＣＰＵからの書き込みデータを一時保管するキャッシュ機能を備えたサブメモリを設けて、ＣＰＵからは直接メインメモリに書き込み出来ないようにする。 - 特許庁

When an execution address is output to the coprocessor 50 from CPU 2, a coprocessor control part 3 intercepts address output from CPU 2 to a cache memory 4, and does not supply address to the cache memory 4.例文帳に追加

ＣＰＵ２からコプロセッサ５０に対して、その実行アドレスが出力されている場合は、コプロセッサ制御部３によって、ＣＰＵ２からキャッシュメモリ４へのアドレス出力を遮断させ、キャッシュメモリ４に対してアドレス供給を行わないようにする。 - 特許庁

When the result of cache discrimination due to a cache discriminating circuit 12 for a write command shows cache hit, a disk controller 8 performs processing from the start of data transfer to the end of the command only through respective circuits 10-17 composed of hardware while a CPU 5 is not concerned in.例文帳に追加

ディスクコントローラ８は、ライトコマンドのキャッシュ判定回路１２によるキャッシュ判別結果がキャッシュヒットの場合には、ＣＰＵ５が関与せずに、ハードウエアによる各回路１０〜１７のみでデータ転送の開始からコマンドの終了までを処理する。 - 特許庁

That is, the access address output from the CPU 110 of the processor 100 is output from the cache access transmission means 132, and acquired by the cache access control means 231, to be available for access from a processor 200 to the cache memory 221.例文帳に追加

すなわち、プロセッサ１００のＣＰＵ１１０から出力されたアクセスアドレスは、キャッシュアクセス伝達手段１３２から出力され、キャッシュアクセス制御手段２３１によって取得されて、プロセッサ２００のキャッシュメモリ２２１へのアクセスに利用可能となる。 - 特許庁

To improve the total CPU performance, and to reduce the physical size and the power to be consumed by a cache memory.例文帳に追加

全体的なＣＰＵパフォーマンスを向上させるとともに、キャッシュメモリが消費する物理的なサイズおよび電力を低減する。 - 特許庁

When the execution of the defect relief of the memory 11 is instructed, a relief program 15 is loaded to the secondary cache 2b of the CPU 2.例文帳に追加

メモリ１１の不良救済の実行が指示されると、救済プログラム１５がＣＰＵ２の二次キャッシュ２ｂにロードされる。 - 特許庁

When a memory address included in a memory access request from a CPU 11 is the first memory address, a cache control part 14 executes access to the memory 15 by turning off cache control, and when the memory address included in the memory access request is the second memory address, turns on cache control to execute access to the cache 113.例文帳に追加

キャッシュ制御部１４は、ＣＰＵ１１からのメモリアクセス要求に含まれるメモリアドレスが第１のメモリアドレスである場合、キャッシュ制御をオフしてメモリ１５に対するアクセスを実行し、メモリアクセス要求に含まれるメモリアドレスが第２のメモリアドレスである場合、キャッシュ制御をオンして、キャッシュ１１３に対するアクセスを実行する。 - 特許庁

An instruction associated with a prescribed CPU out of instructions processed in the CPUs is executed in the space 52 not taking the cache coherency associated with the prescribed CPU.例文帳に追加

ＣＰＵにおいて処理される命令のうち所定のＣＰＵと関連づけられた命令は、当該所定のＣＰＵと関連づけられたキャッシュコヒーレンシを取らない空間５２において実行される。 - 特許庁

This processor 100 performs accordance decision of an address decided in a break point of a CPU core 101 and an address of a data cache 102 accessed by the CPU core 101 by a comparator 104.例文帳に追加

プロセッサ１００は、ＣＰＵコア１０１のブレークポイントに定められたアドレスと、ＣＰＵコア１０１がアクセスするデータキャッシュ１０２のアドレスとの一致判定を比較器１０４でおこなう。 - 特許庁

To efficiently execute a subsequent command accessing to data on the same line as a preceding command with a cache mishit, in a CPU having a cache and carrying out out-of-order.例文帳に追加

キャッシュを有し、且つｏｕｔ−ｏｆ−ｏｒｄｅｒを行うＣＰＵにおいて、キャッシュミスした先行命令と同一ライン上のデータをアクセスする後続命令を効率的に実行できるようにする。 - 特許庁

Upon cache degeneration, the software 10 monitors whether or not the measured CPU usage and the cache hit count measured by the hardware 20 exceed predetermined thresholds.例文帳に追加

そして、ソフトウェア１０は、キャッシュの縮退が発生した場合には、計測されたＣＰＵ使用率と、ハードウェア２０によって計測されたキャッシュヒット数とが所定の閾値を超えているか否かを監視する。 - 特許庁

A cache transfer-control section 7 confirms execution of the instruction output from the pre-fetch buffer 2 to the CPU core 6, and thereafter stores the instruction from the pre-fetch buffer 2 to the instruction cache 3.例文帳に追加

キャッシュ転送制御部７はこのプリフェッチバッファ２からＣＰＵコア６へ出力された命令の実行を確認した後、その命令をプリフェッチバッファ２から命令キャッシュ３に格納させる。 - 特許庁

To increase the cache hit rates of programs which are executed at respective execution levels on an information processing system which has a CPU switching and executing programs differing in execution level and a cache memory.例文帳に追加

実行レベルが異なる複数のプログラムが切換わりながら実行されるＣＰＵと、キャッシュメモリとを有する情報処理システムにおいて、各実行レベルで実行されるプログラムのキャッシュヒット率を高くする。 - 特許庁

When a data request for data for interruption to be used by interruption processing is transmitted from a CPU core 10 as a CPU due to the occurrence of interruption, the data for interruption corresponding to the data request are read from the cache memory, and transmitted via a CPU interface 22 to the CPU core 10.例文帳に追加

割り込みの発生によりＣＰＵとしてのＣＰＵコア１０から割り込み処理で用いる割り込み用データのデータ要求が送信された場合に、そのデータ要求に対応する割り込み用データを前記キャッシュメモリから読み出してＣＰＵインタフェース２２を介してＣＰＵコア１０に送信する。 - 特許庁

The high-speed processor system is provided with a CPU, a plurality of DRAMs connected in parallel, and a plurality of cache memories formed into a hierarchical structure, and each cache memory is provided with an MPU functioning as a processor having binary compatibility with the CPU.例文帳に追加

本発明に係る高速プロセッサシステムは、ＣＰＵと、複数個に並列接続されたＤＲＡＭと、階層構造に形成された複数個のキャッシュメモリを備え、各々のキャッシュメモリにはＣＰＵに対してバイナリ互換性のあるプロセッサとして機能するＭＰＵが夫々備えられている。 - 特許庁

When any cache mistake occurs, a control circuit 26 stores, on the basis of an access request from the CPU 11, the output data of the CPU 11 in the write buffers 22a and 22b, and reads the data of a line including the data corresponding to the access request from a main memory, and writes the data in the cache memory 21.例文帳に追加

制御回路２６は、ＣＰＵ１１からのアクセス要求に基づいて、キャッシュミスが発生した場合には、ＣＰＵ１１の出力データをライトバッファ２２ａ，２２ｂに格納するとともに、アクセス要求に対応するデータを含むラインのデータをメインメモリからデータを読み出してキャッシュメモリ２１に書き込む。 - 特許庁

In the case a write address 120 supplied from a CPU is included in an address array 1 and a hit decision circuit 3 decides a cache hit, write address 100 (200) supplied from the CPU is written to a data array 2 in a next clock cycle of the cache hit decision by F/Fs 10 to 13.例文帳に追加

ＣＰＵから供給されたライトアドレス１２０がアドレスアレイ１に含まれ、ヒット判定回路３によってキャッシュヒットが判定された場合、Ｆ／Ｆ１０〜１３によって、そのキャッシュヒットの判定の次のクロックサイクルで、ＣＰＵから供給されたライトデータ１００（２００）がデータアレイ２に書き込まれる。 - 特許庁

To provide a cache memory system capable of reducing the overhead of memory access, improving the utilization efficiency of a memory, a CPU, an external device for supplying data to the memory and the like, and improving the performance of the entire system, and to provide a CPU core, and a cache memory control method.例文帳に追加

本発明は、メモリアクセスのオーバーヘッドを削減すると共に、メモリやＣＰＵ、メモリにデータ供給する外部デバイス等の利用効率を上げ、システム全体の性能を向上させることの出来るキャッシュメモリシステム、ＣＰＵコア及びキャッシュメモリ制御方法を提供することを課題とする。 - 特許庁

When the hit ratio of the external cache memory 9 is higher than the prescribed value, an external cache memory controller 4 holds a block read instruction from CPU 1 to ASIC 12 temporarily during determination of a cache hit or a miss, and a main memory controller 16 authorizes direct memory access from a coprocessor to main memory 17.例文帳に追加

外部キャッシュメモリ９のヒット率が所定値より高い場合、外部キャッシュコントローラ４はキャッシュヒット及びミスヒット判定までの間ＣＰＵ１からＡＳＩＣ１２へのブロックリード命令を一時保留し、メインメモリコントローラ１６はコプロセッサ１９からメインメモリ１７へのダイレクト・メモリ・アクセスを許可する。 - 特許庁

A specific address area of a cache address area is set in a non-cache area setting register (4) with an area setting valid bit to a cache memory (8), when the specific address area is accessed by a CPU core (1) and when a corresponding area is set in the non-cache area by the area setting valid bit, an external memory is accessed.例文帳に追加

キャッシュメモリ（８）に対し、キャッシュアドレス領域の特定のアドレス領域を非キャッシュ領域設定レジスタ（４）に領域設定有効ビットともに設定し、この特定アドレス領域がＣＰＵコア（１）によりアクセスされたとき、対応の領域が非キャッシュ領域に領域設定有効ビットにより設定されているときには、外部のメモリに対しアクセスする。 - 特許庁