「CPU cache」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

When a radio reception signal SYN is given to a CPU 10 from a radio section 30, a sub processing section 13 stores a program to an instruction cache 13 from an external memory 40, where no access to the external memory is conducted.例文帳に追加

無線受信信号ＳＹＮが無線部３０よりCPU１０に入力されると、副処理部１３は外部メモリ４０より外部メモリアクセスを行わないプログラムを命令キャッシュ１３に格納する。 - 特許庁

To improve the performance of write command processing by realizing the case of write command processing, in which a CPU is not concerned, at the time of executing a write cache function, resultingly shortening write command processing time.例文帳に追加

ライトキャッシュ機能の実行時に、ＣＰＵが関与しないライトコマンド処理の場合を実現して、結果的にライトコマンド処理時間の短縮化を図り、ライトコマンド処理のパフォーマンスを向上させる事にある。 - 特許庁

To provide an image processing apparatus capable of allocating dynamically the same high-speed memory as a cache memory of a CPU and a work memory of an image processing module, to be used exclusively each other.例文帳に追加

本発明は、同一の高速メモリをＣＰＵのキャッシュメモリおよび画像処理モジュールのワークメモリとして、相互に排他的に使用できるように動的に割り当て可能な画像処理装置を提供する。 - 特許庁

It is possible to realize to perform data writing without depending upon an instruction set of the CPU without performing transfer from the cache of another node.例文帳に追加

さらに、ノード内の主記憶の各ページに対応して、ページが排他であることを記憶する手段を設け、後者のコマンドの実行が終了した時点で、該当するページの状態を排他にする手段を持つ。 - 特許庁

The whole electronic device 1 is controlled by an engine portion 11 provided with a DRAM 24 used as a work memory of a CPU 21 and a cache memory of a data memory portion 15.例文帳に追加

この電子機器１は、エンジン部１１により全体の制御が司られており、エンジン部１１には、ＣＰＵ２１のワークメモリとデータ記憶部１５のキャッシュメモリとして利用されるＤＲＡＭ２４が設けられる。 - 特許庁

To provide a comparator having a high comparative processing rate for performing the comparative processing of tag information stored in a cache memory with reference tag information outputted from a CPU.例文帳に追加

キャッシュメモリに記憶されているタグ情報と、ＣＰＵから出力される参照タグ情報との比較処理を行う比較器において、当該比較処理の速い比較器を提供することを目的とする。 - 特許庁

When receiving information of the register and the cache memory of the CPU from the virtual machine server 100, a hypervisor 260 of the virtual machine server 200 sets the information to the virtual machine to start the virtual machine.例文帳に追加

仮想マシンサーバ２００のハイパーバイザ２６０は、仮想マシンサーバ１００からＣＰＵのレジスタとキャッシュメモリの情報とを受信すると、それらの情報を仮想マシンに設定して仮想マシンを起動させる。 - 特許庁

To cause an integrated-memory graphics display device to control the display access of a graphics processor in a manner that matches the cache mode of a CPU, thereby improving the efficiency of accessing graphics memory, and enhancing animation picture quality.例文帳に追加

メモリ統合型のグラフィックス表示装置において、ＣＰＵのキャッシュモードに適応してグラフィックスプロセッサの表示アクセスを制御し、グラフィックスメモリのアクセス効率を改善し、動画の画質を向上させる。 - 特許庁

A plurality of host adapters (upper interfaces) 1 to be connected with an host CPU, a plurality of disk adapters (interfaces on the side of the storage device) 2 to be connected with an array disk 5, and a cache memory 3 for temporary storage to be shared by these adapters, are installed attachably and detachably on a common bus 4 shared by these adapters and the cache memory.例文帳に追加

上位ＣＰＵと接続される複数のホストアダプタ（上位側インタフェース）１と、アレイディスク５と接続される複数のディスクアダプタ（記憶装置側インタフェース）２と、これらのアダプタに共用される一時記憶用キャッシュメモリ３とは、これらアダプタ及びキャッシュメモリに共用されるコモンバス４上に挿抜自在に取り付けられる。 - 特許庁

When write transfer or read transfer to the cache memory 6 except for write transfer from the CPU 5 to the cache memory 6 is generated, the monitor 9 compares the address and data running to the first and the second bus with the address and data stored in the table 91, and determines the matching/mismatching in real time.例文帳に追加

モニタ部９は、ＣＰＵ５からキャッシュメモリ６への書き込み転送以外であって、キャッシュメモリ６に対するライト転送又はリード転送が発生した場合に、第１又は第２バスに流れるアドレス及びデータと、テーブル９１に格納されたアドレス及びデータと比較し、その一致・不一致をリアルタイムで判定する。 - 特許庁

An address prediction part 11 specifies address information of a memory at which it is predicted that write access is to occur soon determining from the situation (to be more concretely, cache line management information held by a cache line or the like) of memory access, for a memory device attached to a CPU constituting an information processor 3.例文帳に追加

アドレス予測部１１は、情報処理装置３を構成するＣＰＵ付属のメモリ装置に対し、メモリアクセスの状況（より具体的には、キャッシュラインが保持するキャッシュライン管理情報など）から判断して、近々に書き込みアクセスが発生することになると予測されるメモリのアドレス情報の特定を行う。 - 特許庁

A DMA (direct memory access) controller for controlling data transfer in a microprocessor system including a cache function includes a transfer control means for performing transfer control based on the alignment information of a cache line size, so that loads for calculating a consistency cancel area by CPU calculation processing in order to hold the consistency of the cache memory and the memory device during DMA transfer can be eliminated.例文帳に追加

キャッシュ機能を備えたマイクロプロセッサシステムにおけるデータ転送を制御するＤＭＡ（Direct Memory Access）コントローラであって、キャッシュラインサイズのアラインメント情報に基づく転送制御を行う転送制御手段を有するようにして、ＤＭＡ転送時、キャッシュメモリとメモリ装置との一貫性を保つために、一貫性棄権領域をＣＰＵによる計算処理によって算出する負荷を無くすことができるようにする。 - 特許庁

The method includes: in power failure of a storage system, receiving configuration information from a central processing unit (CPU); establishing a mapping relationship between an address of data in the cache and an address in a storage device according to the configuration information; and sending a signaling message that carries the mapping relationship to the cache, so that the cache migrates the data to the storage device according to the signaling message.例文帳に追加

方法は、ストレージシステムの電源異常の場合、設定情報を中央演算装置（ＣＰＵ）から受信するステップと、設定情報に従って、キャッシュ内のデータのアドレスと、ストレージデバイス内のアドレスとの間にマッピング関係を確立するステップと、キャッシュにマッピング関係を運ぶシグナリングメッセージを送信し、したがって、シグナリングメッセージに従って、キャッシュがデータをストレージデバイスに移動させるステップとを具備している。 - 特許庁

An electronic device has a CPU 1, a nonvolatile memory 4, which is set with a rewrite frequency limitation, a RAM 3 as a cache memory, and a controller 2 which controls data transfer between the nonvolatile memory 4 and the RAM 3.例文帳に追加

ＣＰＵ１と、書き換え回数制限が設定された不揮発性メモリ４と、キャッシュメモリとしてのＲＡＭ３と、不揮発性メモリ４とＲＡＭ３との間でのデータの転送を制御するコントローラ２とを備える。 - 特許庁

A cache server 2 periodically receives an inquiry from an access distribution device 1, acquires states of a CPU and an NIC of a virtual server, determines whether a load is applied to each of them and returns the determination results.例文帳に追加

キャッシュサーバ２は、アクセス振分装置１から定期的に問合せを受け、仮想サーバのＣＰＵ及びＮＩＣの状態を取得し、それぞれについて負荷がかかっているかを判断し、その判断結果を返送する。 - 特許庁

In the case of fetching the instruction stored in the instruction buffer 13 by the CPU core, the access cycle is guaranteed and the operation of the instruction cache is not performed, so that the power efficiency can be improved.例文帳に追加

したがって、ＣＰＵコアが命令バッファ１３に格納された命令をフェッチする場合にはアクセスサイクルが保証されると共に、命令キャッシュの動作が行なわれないので電力効率を向上させることが可能となる。 - 特許庁

To write back error correction data only by a cache control circuit without consuming any special cycle for write-back, adding any special storage element or the like, or needing any interrupt function of a CPU.例文帳に追加

エラー訂正データの書き戻しのために特別なサイクルを消費せず、特別な記憶素子などを追加せず、ＣＰＵの割り込み機能を必要とせず、キャッシュ制御回路のみで訂正データの書き戻しを実現する。 - 特許庁

It is possible to previously discriminate whether the address of an interrupt handier is subject to a cache hit or an error before the CPU 20 accesses the interrupt handler by setting the address of the interrupt handler in the part 5.例文帳に追加

アドレス保持部に割り込みハンドラのアドレスを設定しておくことにより、ＣＰＵが割り込みハンドラへのアクセスを行なうよりも前に割り込みハンドラのアドレスがキャッシュヒットするかミスするかを先行して判断可能とする。 - 特許庁

An image, read by an image reading part 1, is converted into electronic data and stored in a memory 2 and under the control of a CPU 3, the image data in the memory 2 are written on a compact flash(CF) cache memory card loaded into a CF card slot 5.例文帳に追加

画像読み取り部１で読み取った画像を電子データに変換してメモリ２に格納し、ＣＰＵ３の制御により、ＣＦカードスロット５に装着されたＣＦ（コンパクトキャッシュメモリ）カードにメモリ２の画像データを書き込む。 - 特許庁

The adapters 1 and 2, cache memory and common bus are duplexed so as to realize a degenerated operation when any failure occurs, and a format from a host CPU is converted into a format for an array disk by the converting part of the host adapter so that data can be guaranteed.例文帳に追加

アダプタ１，２キャッシュメモリ及びコモンバスは二重化され、障害時の縮退運転を可能とし、ホストアダプタの変換部で上位ＣＰＵからのフォーマットをアレイディスク用フォーマットに変換してデータ保証をすること。 - 特許庁

When the same address in S (shared state) is registered in a cache tag 122 in CPUs 120 connected to the same CPU bus 130, the address is registered in S (shared state) to only one of the snoop-tags 111 corresponding to the CPU 120 to which the same address is registered.例文帳に追加

同一のＣＰＵバス１３０に接続されたＣＰＵ１２０同士でキャッシュタグ１２２にＳ（共有状態）の同じアドレスが登録される場合には，その同じアドレスが登録されるＣＰＵ１２０に対応するスヌープタグ１１１のいずれか１つにのみ，Ｓ（共有状態）でアドレスが登録されるようにする。 - 特許庁

At the time of executing a certain trace instruction during the execution of an object program obtained by compiling the source program, a CPU 110 supplies data stored in a general register specified by the instruction, the instruction address of the trace instruction and a trace command to an internal bus group 10 arranged between the CPU 1 10 and a cache unit 111.例文帳に追加

このソースプログラムをコンパイルして得られるオブジェクトプログラムを実行する中でＣＰＵがトレース命令を実行したときには、ＣＰＵは、その命令が指定する汎用レジスタ内のデータと、そのトレース命令の命令アドレスと、トレースコマンドとを、ＣＰＵとキャッシュユニット１１１との間に設けられた内部バス群１０に供給する。 - 特許庁

A memory controller M2C determines hit or miss for an input address given from a central information processing unit CPU through a primary cache controller M1C by referring to a cache tag memory TM2-1 and a saving tag memory TM2-2, and accesses M2 when either or both of TM2-1 and TM2-2 are hit.例文帳に追加

中央情報処理装置ＣＰＵから１次キャッシュコントローラＭ１Ｃを介して与えられた入力アドレスに対して、メモリコントローラＭ２Ｃは、キャッシュ用のタグメモリＴＭ２−１と救済用のタグメモリＴＭ２−２とを参照することでヒット又はミスを判定し、ＴＭ２−１とＴＭ２−２のいずれか又は両方がヒットした場合にＭ２をアクセスする。 - 特許庁

For a controller of hybrid equipment, the SRAM and an SRAM controller equipped with a cache memory controller and a fast memory controller are arranged in the form of provision from a CPU, and the SRAM is reconstituted dynamically with the cache memory and fast memory according to whether a performed process is proper to make memory access fast irrelevantly to the process.例文帳に追加

複合機器の制御装置において、ＣＰＵから提げる形でＳＲＡＭと、キャッシュメモリコントローラ及び高速メモリコントローラを備えたＳＲＡＭ制御コントローラを配置する事により、行なわれる処理の適不適に応じてＳＲＡＭをキャッシュメモリ、高速メモリと動的に再構成することによって、処理によらずメモリアクセスの高速化を実現するシステム。 - 特許庁

A CPU 7 buffers read data read from the DVD-RW disk 1 and write data to be written in the DVD-RW disk 1 by a PU 2 to a cache buffer 5, when the buffered write data is modified, rewrites the data on the cache buffer 5 and writes the rewritten write data back to the DVD-RW disk 1 at prescribed intervals.例文帳に追加

ＣＰＵ７は、ＰＵ２によってＤＶＤ−ＲＷディスク１から読み出したリードデータ及びＤＶＤ−ＲＷディスク１に書き込むライトデータをキャッシュバッファ５にバッファし、そのバッファされたライトデータに変更が加えられたときはキャッシュバッファ５上で書き換え、その書き換えられたライトデータを所定のインターバルでＤＶＤ−ＲＷディスク１にライト・バックする。 - 特許庁

When a CPU 2 which incorporates a cache 5 and a prefetch control section 6, an IC 8 for control and a ROM 4 in which a control program 3 to be executed by the CPU 2 are connected to a common bus 9, a bus bridge 10 and a multiplexer 13 permit access to the ROM 4 only when a prefetch signal is active.例文帳に追加

共通バス９に対して、キャッシュ５及びプリフェッチ制御部６を内蔵するＣＰＵ２と、制御用ＩＣ８と、ＣＰＵ２によって実行される制御プログラム３が記憶されるＲＯＭ４とが接続されている場合に、バスブリッジ１０及びマルチプレクサ１３は、ＲＯＭ４に対するアクセスをプリフェッチ信号がアクティブである場合にのみ許可する。 - 特許庁

To provide a cache memory controller capable of performing invalidation processing, copy-back processing of only a data block in an area specified by a single request from a CPU, reducing processing time required for invalidation and copy-back and enhancing use efficiency.例文帳に追加

ＣＰＵからの１回の要求により指定した領域内のデータブロックのみをインバリデート処理、コピーバック処理することができ、インバリデートやコピーバックに要する処理時間を削減し、使用効率を高めることができるキャッシュメモリ制御装置を得る。 - 特許庁

In the control method for the disk array apparatus, a CPU of a first control module acquires other system state information which is decided by a battery and a nonvolatile memory of a second control module and indicates the data saving possibility of the cache memory of the second control module.例文帳に追加

ディスクアレイ装置の制御方法において、第１の制御モジュールのＣＰＵが、第２の制御モジュールのバッテリ及び不揮発性メモリによる、第２の制御モジュールのキャッシュメモリについてのデータ退避可否を示す他系状態情報を取得する。 - 特許庁

When a plurality of tasks by the plurality of programs are executed one after another, the CPU 10 uses the access window corresponding to the program of the next task to be executed, to obtain the program from the cache memory corresponding to the program of the access window.例文帳に追加

ＣＰＵ１０は、複数のプログラムによる複数のタスクを切り替えながら実行するに際して、これから実行するタスクのプログラムに対応するアクセスウインドウにより、このアクセスウインドウのプログラムに対応するキャッシュメモリから当該プログラムを取得する。 - 特許庁

In the case that a video-recording instruction is inputted from the outside during return reproduction, the CPU 8 changes information indicating a video-recording type of contents under return reproduction from information indicating cache recording into information indicating normal recording.例文帳に追加

ＣＰＵ８は、遡り再生中に外部から録画指示が入力された場合、遡り再生中のコンテンツの録画タイプを示す情報を、キャッシュ録画であることを示す情報から通常録画であることを示す情報に変更する。 - 特許庁

When an image as a processing object for evaluation is designated, a CPU 12 decides whether or not another image is temporarily stored in a cache 30 for calculating comparison featured values to be obtained by comparing the image as the processing object with the other image.例文帳に追加

評価を行う処理対象の画像が指定されると、ＣＰＵ１２が処理対象の画像と他の画像との比較により求められる比較特徴量算出のために、他の画像がキャッシュ３０に一時的に記憶されているか否かを判定する。 - 特許庁

A CPU 101 controls a memory field accessed by a scanner interface 114, a CCD compensating section 113, an output image processing section 112, and printer interface 111, and performs coherency control disabling contents of cache memories 120 and 121 if necessary.例文帳に追加

ＣＰＵ１０１は、スキャナインターフェース１１４、ＣＣＤ補正部１１３、出力画像処理部１１２、プリンタインターフェース１１１がアクセスするメモリ領域を管理し、必要に応じてキャッシュメモリ１２０，１２１の内容を無効化する等のコヒーレンシ管理を行う。 - 特許庁

On a micro computer 10 which contains a CPU core 11 and a cache device 12, when a caching miss occurs in the cache device 12, a signal for stop supplying clock is generated which stops a movement of a standard clock by the number of the clock according to the number of waiting which is set for the accessed address area on a programmable waiting controller 14 for accessing a memory device which is connected outside.例文帳に追加

ＣＰＵコア１１及びキャッシュ装置１２を含むマイクロコンピュータ１０において、キャッシュ装置１２でキャッシュミスが発生したとき、外部に接続されたメモリ装置にアクセスするためのプログラマブル・ウェイト・コントローラ１４において、アクセスされるアドレス領域に対応して設定されるウェイト数に応じたクロック数だけ基準クロックの動作を停止させるクロック供給停止信号を生成する。 - 特許庁

A pending direction part 96 performs pending directions to temporarily stop issuance of requests relevant to reading of the data to the CPUs other than the corresponding CPU, in synchronization with outputting of the data of the address maintained in the cache line address information maintenance part 94 to the corresponding processor.例文帳に追加

ペンディング指示部９６は、キャッシュラインアドレス情報保持部９４に保持されたアドレスのデータが当該プロセッサへ出力されることに同期して、データのリードに関連するリクエストの発行を一時停止させるペンディング指示を該ＣＰＵ以外のＣＰＵに行う。 - 特許庁

When an image of a processing object to be evaluated is designated, a CPU 12 judges whether or not a processing result of processing to be performed during calculating feature quantity and/or an individual evaluation value is stored in a cache 30 about the image of a processing object.例文帳に追加

評価を行う処理対象の画像が指定されると、ＣＰＵ１２が処理対象の画像について、特徴量および／または個別評価値を算出する際に行われる処理の処理結果がキャッシュ３０に記憶されているか否かを判定する。 - 特許庁

When referring to a memory from a CPU, a compare address generated by the compare generating part of a cache control part is compared with addresses from address tag parts 61 and 62 dedicated to nodes #1 and #2 by comparators 63 and 64 and the result is reported to a data selector 68 by a signal line.例文帳に追加

ＣＰＵからのメモリ参照時に、キャッシュ制御部のコンパレート生成部によって生成されたコンパレートアドレスはコンパレータ６３，６４でノード＃１，＃２専用のアドレスタグ部６１，６２からのアドレスと比較され、その結果が信号線によってデータセレクタ６８に通知される。 - 特許庁

A CPU 6 receives a PCM digital data D1 based on a CD medium 13, and a PCM digital data D2 based on a tuner 3, and stores the PCM digital data D1 and D2 in an input memory 9 through a storage region for data transfer of a cache memory 7.例文帳に追加

ＣＰＵ６は、ＣＤメディア１３に基づくＰＣＭデジタルデータＤ１、チューナ３に基づくＰＣＭデジタルデータＤ２を受信し、キャッシュメモリ７のデータ転送用記憶領域を経由して、当該ＰＣＭデジタルデータＤ１、Ｄ２を入力用メモリ９に記憶させる。 - 特許庁

Furthermore, if an effective bit V supplied from the effective bit register 40 determines whether unit data d in a cache line C, designated by index data Id supplied from a CPU 20, is valid or invalid for each bank B; a read control means 60 in the cache memory device 10 supplies the index data Id only with respect to a plurality of control wires in the valid bank B.例文帳に追加

また、キャッシュメモリ装置１０における読出制御手段６０は、有効ビットレジスタ４０から供給される有効ビットＶによって、ＣＰＵ２０から供給されるインデックスデータＩｄにて指定されたキャッシュラインＣにおける単位データｄの有効または無効がバンクＢ毎に指定されると、有効とされたバンクＢにおける複数の制御配線に対してのみインデックスデータＩｄを供給する。 - 特許庁

Also, a request for releasing a memory of which size is designated form the task 11 is received, and a memory block having the available are of which size is not more than the size designated from the task 11 and adjusted by the cache line size unit of the operating CPU 1 by the operating system 12 is released to the request for releasing a memory.例文帳に追加

また、タスク１１からサイズを指定したメモリ解放要求を受け、メモリ解放要求に対し、タスク１１から指定されたサイズを超えずかつオペレーティングシステム１２が動作するＣＰＵ１のキャッシュラインサイズ単位で調整したサイズの使用可能領域を持つメモリブロックを解放する。 - 特許庁

Further, in the respective nodes #1 to #7, the bus IF part 200 converts optical signal transferred through the serial signal bus 30 of the optical bus 2 from another node to serial data, and further converts the same to parallel data to be output to the CPU 202, the cache memory 204 or the memory 206.例文帳に追加

また、各ノード＃１〜＃７において、バスＩＦ部２００は、他のノードから光バス２のシリアル信号バス３０を介して転送されてきた光学的な信号をシリアル形式のデータに変換し、さらに、パラレル形式のデータに変換して、ＣＰＵ２０２、キャッシュメモリ２０４またはメモリ２０６に対して出力する。 - 特許庁

A semiconductor device comprises a DRAM 30, a cache memory 14 for retaining data of the DRAM 30, a CPU 12 connected with a bus 11, and a DRAM control circuit 16 connected between the bus 11 and DRAM 30 and performs access control to the DRAM 30 according to the access instruction transmitted from the bus 11.例文帳に追加

半導体装置は、DRAM３０と、このDRAM３０のデータを保持するためのキャッシュメモリ１４と、バス１１に接続されたCPU１２と、バス１１とDRAM３０との間に接続され、バス１１から送られてくるアクセス指示に従い、DRAM３０に対してアクセス制御を行うDRAM制御回路１６とを備えている。 - 特許庁

The shared memory 107 in the custom IC 103 only stores data in an I/O device 112, a shared memory address space is mapped to another area or another bank different from a program or work area used by a CPU 101, and an address conversion circuit 201 is provided for converting into an address for cache miss.例文帳に追加

カスタムＩＣ１０３内にある共有メモリ１０７はＩ／Ｏデバイス１１２のデータのみを格納し、共有メモリアドレス空間はＣＰＵ１０１が使用するプログラム、ワークエリアとは別のエリアまたは、別バンクにマッピングし、キャッシュミスするアドレスに変換するアドレス変換回路２０１を備える。 - 特許庁

On some conditions, such as control by a CPU 2, by a factor of an instruction set 8 fetched from a cache memory 31, the second priority control function 36 changes the priority data 34 and sets a specific line of the priority data 34 to a low or old level to cause it to be rewritten earliest.例文帳に追加

第２の優先度制御機能３６は、キャッシュメモリ３１からフェッチされた命令セット８を要因とする幾つかの条件、たとえばＣＰＵ２の制御により、優先データ３４を変更し、特定のラインの優先データ３４を低くあるいは古くして最も早く書換えられるようにする。 - 特許庁

A request for capturing a memory of which size is designated from a task 11 is received, and a memory block having an available area of which size is not less than the size designated from the task and adjusted by using the cache line size of an operating CPU 1 as a unit size by an operation system 12 is assigned to the request for capturing a memory.例文帳に追加

タスク１１からサイズを指定したメモリ獲得要求を受け、メモリ獲得要求に対し、タスクから指定されたサイズ以上でかつオペレーティングシステム１２が動作するＣＰＵ１のキャッシュラインサイズを単位サイズとして調整した使用可能領域を持つメモリブロックを割り当てる。 - 特許庁

This cache memory system in which a main CPU is connected with a main memory constituted of an ROM and an RAM through an external bus is constituted of 4-way set associative caches where each Way has Tag 45, Valid bit 46, Dirty bit 47, and data block 48.例文帳に追加

メインＣＰＵと、ＲＯＭとＲＡＭからなる主記憶装置とが外部バスを通じて相互に接続されているキャッシュメモリシステムであって、４−ｗａｙセットアソシエイティブキャッシュからなり、各ＷａｙはＴａｇ４５、Ｖａｌｉｄビット４６、Ｄｉｒｔｙビット４７、データブロック４８を持つ。 - 特許庁