「Delayed Memory」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

The ECU calculates actual accelerator opening: phase delay accelerator opening delayed in phase from raw ACCP: ACCP (Q), and phase advancing accelerator opening advanced in phase: ACCP (pump), and calculates target injection quantity QFIN (Q) from a injection quantity map stored in the memory based on the ACCP (Q) and engine rotation speed NE.例文帳に追加

実際のアクセル開度：生ＡＣＣＰより位相が遅れた位相遅れアクセル開度：ＡＣＣＰ（Ｑ）と、位相が進んだ位相進みアクセル開度：ＡＣＣＰ（pump）とを算出し、そのＡＣＣＰ（Ｑ）と機関回転速度ＮＥを基に、メモリに記憶されている噴射量マップより目標噴射量ＱＦＩＮ（Ｑ）を算出する。 - 特許庁

When the plurality of the CPU modules share a same shared memory, and the task interrupt signal is simultaneously input to the plurality of the CPU modules, a timing for switching the task by each of CPU core parts 11 is delayed mutually so as to supply the task interrupt signal individually to the CPU core part 11 by delaying in an inside of each of the CPU modules.例文帳に追加

複数のCPUモジュールが同一の共有メモリを共用する場合に、タスク割込信号が複数のCPUモジュールにほぼ同時に入力されると、各CPUモジュールの内部で個別にタスク割込信号を遅延させて、CPUコア部１１に供給するため、各CPUコア部１１がタスク切替を行うタイミングを互いにずらすことができる。 - 特許庁

In Fig.2, a sound caught by a microphone B8 is delayed by an A/D convertor 9, memory 10, D/A convertor 11, control signal generator 14, and sound existence detector 15 when a sound is not radiated from the apparatus, and later, the caught sound is radiated as a sound through an amplifier 12 and radiator 13.例文帳に追加

図２は本発明例の説明図であり、本装置から音輻射が行われていない時にマイクロホンＢ８で捕らえられた音がＡ／Ｄ変換器９、メモリー１０、Ｄ／Ａ変換器１１、制御信号発生器１４、音有無検出器１５によって遅延後、増幅器１２、輻射器１３を経て音として輻射される。 - 特許庁

Also, the normal image signal 1 is delayed for one frame by a first delay circuit 58c and is operated for averaging with a normal image signal 2 input in the next cycle by a first averaging circuit 58d, and a normal image signal b after the operation is recorded in a second image memory 58e as a signal of a second field.例文帳に追加

また、この通常画像信号１は、第１遅延回路５８ｃで１フレーム分遅延され、第１平均化回路５８ｄにおいて次のサイクルで入力される通常画像信号２と平均化演算され、演算後の通常画像信号ｂは第２フィールドの信号としてとして第２画像メモリ５８ｅに記憶される。 - 特許庁

This memory device includes a command decoder for generating a power-down signal responding to a power-down command, a mode register for storing power-down exit information, a clock synchronization circuit such as a DLL (delayed locked loop) or PLL (phase locked loop) circuit for generating an internal clock signal synchronized with an external clock signal, and a control part for controlling the DLL or PLL circuit.例文帳に追加

メモリ装置はパワーダウン命令に応答してパワーダウン信号を発生する命令デコーダと、パワーダウン脱出情報を貯蔵するモードレジスタと、外部クロック信号に同期される内部クロック信号を発生するＤＬＬまたはＰＬＬ回路のようなクロック同期化回路と、ＤＬＬまたはＰＬＬ回路を制御する制御部とを含む。 - 特許庁

In the case where simultaneous reading and writing operations are performed to the same row address, the start of a writing operation is delayed until the reading operation is completed by inputting a read word line pulse signal RP which is to be outputted from a read control circuit 116a for the purpose of memory access to a write control circuit 106a based on the read enable signal nre and a read clock signal clkr of external inputs.例文帳に追加

同一ロウアドレスに対して同時にリードライト動作が行われる場合は、外部入力のリードイネーブル信号ｎｒｅ、リードクロック信号ｃｌｋｒに基づいて、リード制御回路１１６ａがメモリアクセスのために出力するリードワード線パルス信号ＲＰをライト制御回路１０６ａに入力し、リード動作の終了までライト動作開始を遅延させる。 - 特許庁

In an ultrasound receive beamformer 301, signals from two or more aperture elements are multiplexed at the input 107 of each beamformer channel 303, stored in different portions of a delay memory 309, delayed and apodized (313) in a time-multiplexed fashion, demultiplexed (312) at the output of the channel 303, and summed in different summation units 335 running at an upsampled rate.例文帳に追加

超音波受信ビームフォーマ３０１において、２つまたはそれ以上の開口素子からの信号が、各々のビームフォーマチャネル３０３の入力１０７において多重化（３０８）され、遅延メモリ３０９の異なる部分に保存され、遅延され、時分割多重方式でアポダイゼーション（３１３）され、そのチャネル３０３の出力において多重分離（３１２）され、アップサンプリングされたレートで動作する異なる加算部３３５において加算される。 - 特許庁