「High-Speed Serial Interface」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

To provide a method for controlling a serial interface which can attain the high speed transfer of a signal while making it possible to input/output a signal by the absolute minimum number of terminals.例文帳に追加

必要最小限の端子数で信号の入出力を可能としながら、信号の高速転送の要請にも応えることができるシリアルインターフェースの制御方法を提供すること。 - 特許庁

The interface provides a low power, bi-directional, high-speed data transfer mechanism over a short-range 'serial' type data link, which are especially useful in connecting display elements to portable computers and wireless communication devices.例文帳に追加

該インタフェースは短距離「シリアル」型データリンクで低電力双方向高速データ転送機構となり、ディスプレイ要素をポータブルコンピュータ及び無線通信装置に接続する上で特に有効である。 - 特許庁

To reduce electric power consumption by using a high-speed serial interface for connection using an AC coupling as an image transfer bus among a plurality of ASICs and turning off the ASICs.例文帳に追加

複数のＡＳＩＣ間の画像転送バスとしてＡＣカップリングを用いた高速シリアルインターフェースで接続し、ＡＳＩＣ自体の電源をＯＦＦさせて消費電力をさらに低減させる。 - 特許庁

This I/O interface provides multiple serial data lines each with an embedded clock to provide sufficient data handling capacity to accommodate high data rates that are associated with high-speed data converters.例文帳に追加

Ｉ／Ｏインターフェースは、埋め込まれたクロックを各々が有する複数のシリアルデータ線を提供して、高速データ変換器に関連付けられた高データレートに対応するための十分なデータ処理能力を提供する。 - 特許庁

A high-speed serial interface circuit includes a data receiver circuit 10, a clock receiver circuit 20, a logic circuit block 30 including at least a serial/parallel conversion circuit 40; a self-running clock generation circuit 70, a clock detection circuit 80, and an output mask circuit 90.例文帳に追加

高速シリアルインターフェース回路は、データレシーバ回路１０、クロックレシーバ回路２０、シリアル／パラレル変換回路４０を少なくとも有するロジック回路ブロック３０、自走クロック生成回路７０、クロック検出回路８０、出力マスク回路９０を含む。 - 特許庁

The high-speed serial interface circuit includes a data receiver circuit 10, a clock receiver circuit 20, a logic circuit block 30, having at least a serial/parallel conversion circuit 40, a free-running clock generating circuit 70, a clock-detecting circuit 80, and an output mask circuit 90.例文帳に追加

高速シリアルインターフェース回路は、データレシーバ回路１０、クロックレシーバ回路２０、シリアル／パラレル変換回路４０を少なくとも有するロジック回路ブロック３０、自走クロック生成回路７０、クロック検出回路８０、出力マスク回路９０を含む。 - 特許庁

Thus, the main display unit communicating with the body by the high-speed serial interface system further achieves a hub function of connecting the body and the sub display unit, so that the dual mobile phone performs high-speed communication and achieves the low production cost.例文帳に追加

このように、メイン本体と超高速シリアルインタフェース方式で通信するメイン表示ユニットがメイン本体とサブ表示ユニットとを接続させるハブ機能を更に果たすことによって、デュアル携帯電話は、高速通信を行いかつ低い製造コストを実現できる。 - 特許庁

The peripheral device interface 311 outputs the address signal specifying the address of the corresponding register of peripheral device, when the predetermined region of the region corresponding to peripheral device is accessed through the high-speed serial interface 304 from an external host controller.例文帳に追加

周辺デバイスインタフェース３１１は、外部のホストコントローラから高速シリアルインタフェース３０４を介して周辺デバイス対応領域の所定の領域がアクセスされると、対応する周辺デバイスのレジスタのアドレスを指定するアドレス信号を出力する。 - 特許庁

To provide a mobile communication terminal capable of realizing interface between the parallel transmission and high speed serial transmission of an RXIQ signal by reducing power consumption without increasing the number of terminals, and to provide a method therefor.例文帳に追加

端子数を増やすことなく、かつ、消費電力を低減して、ＲＸＩＱ信号のパラレル伝送と高速シリアル伝送のインターフェースを実現する移動通信端末及その制御方法の提供。 - 特許庁

A data transmission part 220 converts an imaging signal into a serial signal, and transfers it to an image processing part 300 by a high speed interface (signal line 229) such as an LVDS according to the number W of operation channels.例文帳に追加

データ送信部２２０は撮像信号をシリアル変換して、動作チャンネル数Ｗに従ってＬＶＤＳ等の高速インターフェース（信号線２２９）によって画像処理部３００に転送する。 - 特許庁

Furthermore, the present invention is characterized in that, in the switched fabric system, the SerDes circuit to be used for a high-speed serial interface automatically selects an optimal driver strength even if a line length is varied.例文帳に追加

また本発明は、スイッチドファブリックシステムにおいて、高速シリアルインタフェースに用いられるＳｅｒＤｅｓ回路が、線路長が変化しても自動的に最適なドライバ強度を選択できるようにしたことを特徴としている。 - 特許庁

To utilize a high-speed transfer function of a serial interface already equipped, and measure a data required for calculating a servo control characteristic in a spindle motor controlling section itself in accordance with an instruction from an upper level apparatus.例文帳に追加

既に装備しているシリアルインタフェースの高速転送機能を活用し、上位装置からの指示により装置自身でスピンドルモータ制御部のサーボ制御特性の演算に必要なデータの測定を可能とする。 - 特許庁

To provide a clock data recovery control circuit capable of more simply applying control of a frequency comparison operation and a phase comparison operation to even a high speed serial interface and including a frequency detection circuit for accurately detecting a frequency.例文帳に追加

高速なシリアルインターフェースに対しても、周波数比較動作と位相比較動作の制御をより簡単に行うクロックデータリカバリ制御回路であって、周波数検知を正確に行う周波数検知回路を備えるクロックデータリカバリ制御回路を、提供する。 - 特許庁

The high-speed serial interface block is provided with: a reception buffer 11 for receiving reception data; and a control part 15 for performing processing to be performed when the response is not returned from the completer within a prescribed time when the reception buffer overflows.例文帳に追加

上記高速シリアルインタフェースブロックは、受信データを取り込むための受信バッファ（１１）と、上記受信バッファがオーバーフローした場合に、所定時間内に上記コンプリータから応答が無かった場合に行われる処理を実行させるための制御部（１５）とを設ける。 - 特許庁

In a high speed serial interface mode, the terminal G1 for guard is connected to the guard reinforcing terminal GVSS1 by a first wiring GF1 formed at a wiring substrate, the terminal G2 for guard is connected to the guard reinforcing terminal GVSS2 by a second wiring GF2 formed in the wiring substrate.例文帳に追加

高速シリアルインターフェースモードにおいて、ガード用端子Ｇ１が配線基板に形成された第１の配線ＧＦ１によってガード補強用端子ＧＶＳＳ１に接続され、ガード用端子Ｇ２が配線基板に形成された第２の配線ＧＦ２によってガード補強用端子ＧＶＳＳ２に接続される。 - 特許庁

The integrated circuit device includes: a high-speed serial interface circuit 40 provided with a receiver circuit 42; guard terminals G1 and G2; terminals DP and DM to which differential signals are input; a power supply terminal VDDA for the receiver circuit 42; and a power supply terminal VSS to which a power supply voltage on the low voltage side is supplied.例文帳に追加

本発明は、レシーバ回路４２を有する高速シリアルインターフェース回路４０、ガード用端子Ｇ１、Ｇ２、差動信号が入力される端子ＤＰ、ＤＭ、レシーバ回路４２用の電源端子ＶＤＤＡ、低電圧側の電源電圧が供給される電源端子ＶＳＳを含む。 - 特許庁

An ASIC 20 as the semiconductor integrated circuit includes a high-speed serial interface 30B connectable with a CPU 11, and also includes a dummy debug serial module 22 which has a register specification equal to a normal UART module 23, and when register access for data transmission and reception is performed from the CPU side, considers the register access as a debug command and performs register access to a local bus 21.例文帳に追加

半導体集積回路としてのＡＳＩＣ２０は、ＣＰＵ１１と接続し得る高速シリアルインタフェース３０Ｂを備えていると共に、通常のＵＡＲＴモジュール２３と同等のレジスタ仕様を有し、ＣＰＵ側からデータ送受信のためのレジスタアクセスを行うと、そのレジスタアクセスをデバッグコマンドとみなして、ローカルバス２１へのレジスタアクセスを行うダミーデバッグシリアルモジュール２２を備えた。 - 特許庁

To provide an interface device and an image forming device, capable of reducing latency produced when an interrupt request, relayed by a functional module adjacent to a control module, is given to the control module, when multi-stage connection of functional modules to the control module is made by use of predetermined high-speed serial buses.例文帳に追加

所定の高速シリアルバスを用いて、制御モジュールに機能モジュールを多段接続した場合に、制御モジュールと隣接する機能モジュールを中継した割り込みの要求が制御モジュールに対して行われたときにおけるレイテンシを削減することができるインタフェース装置及び画像形成装置を提供することを目的とする。 - 特許庁

The data transmission device of a high speed serial transmission interface and its control method provided include the data transmission device including a control unit, at least one first storage device and at least one second storage device connected to the control unit and at least one switcher to be used for the switching of a data transmission line.例文帳に追加

本発明は高速シリアル伝送インタフェースのデータ伝送装置及び制御方法を提供し、それは制御ユニット、該制御ユニットに接続された少なくとも一つの第１保存装置及び少なくとも一つの第２保存装置、データ伝送路線の切換に用いられる少なくとも一つの切換器を包含する。 - 特許庁

In the storage system 1, a server 2 and an external input and output port 10 of a semiconductor storage unit 4 are connected with a system bus 2c such as a peripheral bus, memory bus, internal bus, etc., which connects CPU 2a, memory 2b, etc., extending outside as a high speed serial interface 3 which does not convert protocol.例文帳に追加

このストレージシステム１は、サーバ２と半導体ストレージ装置４の外部入出力ポート１０とを、サーバ２内のＣＰＵ２ａ，メモリ２ｂ等を接続する周辺バス，メモリバス，内部バス等のシステムバス２ｃを外部に延長してプロトコル変換を行わない高速のシリアルインタフェース３として接続したものである。 - 特許庁

This device comprises the plurality of ASICs 2, 3 connected to different power sources, respectively, the high-speed serial interface 4 comprising the AC coupling to connect the plurality of ASICs in order to transfer images among the plurality of ASICs, and a means for blocking bus control among the plurality of ASICs according to a plurality of power saving modes and turning off power of the plurality of ASICs.例文帳に追加

異なる電源にそれぞれ接続された複数のＡＳＩＣ２、ＡＳＩＣ３と、前記複数のＡＳＩＣの間で画像転送を行うため、複数のＡＳＩＣを接続するＡＣカップリングを備えた高速シリアルインターフェース４と、複数の省エネモードに応じて前記複数のＡＳＩＣ間のバス制御を遮断し、複数のＡＳＩＣの電源をＯＦＦとする手段とを備える。 - 特許庁