「JUNCTION CAPACITANCE」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

To reduce the junction capacitance parasitic on a source region and a drain region, and reduce the capacitance parasitic on a wiring.例文帳に追加

ソース領域、ドレイン領域に寄生する接合容量を低減し、配線に寄生する容量を低減する。 - 特許庁

The voltage-controlled variable capacitance 15 has a P-N junction, and this P-N junction is constituted into superstaged junction, where the concentration of impurities in an N-type region is reduced as one goes away from P-N junction surface.例文帳に追加

電圧制御可変容量１５はＰＮ接合を持ち、このＰＮ接合はＰＮ接合面から離れるに従ってＮ型領域の不純物濃度が低くなる超階段接合に構成される。 - 特許庁

To provide an optical semiconductor element which reduces inductance and capacitance generated between a terminal resistor and a p-n junction.例文帳に追加

終端抵抗器とｐｎ接合との間に生じるインダクタンスやキャパシタンスを低減する。 - 特許庁

To increase speed of signal processing and improve S/N ratio by reducing P-N junction capacitance.例文帳に追加

Ｐ−Ｎ接合容量の低減で信号処理速度の高速化とＳ／Ｎ比改善を図る。 - 特許庁

The LED is reverse-biased, and a parasitic junction capacitance is charged in an output mode.例文帳に追加

ＬＥＤは逆バイアスされ、寄生接合キャパシタンスが、出力モードで充電される。 - 特許庁

To provide a diode, in which the overall junction capacitance can be reduced, without having to lower ESD resistance.例文帳に追加

ＥＳＤ耐量を下げることなく全体の接合容量を減らすことができるダイオードを提供する。 - 特許庁

To reduce the voltage dependency of a capacitance element and increase the p-n junction breakdown voltage thereof.例文帳に追加

容量素子の電圧依存性を小さくすると共に、ＰＮ接合耐圧を向上する。 - 特許庁

To provide a semiconductor device whose substrate bias effects are large without increasing the junction capacitance.例文帳に追加

接合容量を増大させることなく基板バイアス効果の大きな半導体装置を提供する。 - 特許庁

A verification apparatus detects, from an equivalent circuit 400 as an NMOS circuit model, a parallel circuit comprising a junction resistance RJLG_S and a junction capacitance CJG_S, and a junction resistance RJLG_D and a junction capacitance CJG_D, and a connection resistance Rdep connecting the parallel circuit to a substrate electrode.例文帳に追加

検証装置は、ＮＭＯＳに関する回路モデルである等価回路４００内から、接合抵抗ＲＪＬＧ_Sおよび接合容量ＣＪＧ_Sと、接合抵抗ＲＪＬＧ_Dおよび接合容量ＣＪＧ_Dとを備える並列回路と、並列回路と基板電極とを接続する接続抵抗Ｒｄｅｐを検出する。 - 特許庁

An electronic circuit apparatus is obtained by connecting an element having a capacitance equal to or a little smaller than the gate capacitance of a junction FET, with a gate of a normally-off type silicon carbide junction FET 1.例文帳に追加

本願発明は、ノーマリオフ型の炭化珪素接合ＦＥＴのゲートに、接合ＦＥＴのゲート容量と同等か少し小さな容量を持つ素子を接続したものである。 - 特許庁

The pair differential transistors is biased such that a collector-base junction capacitance of each of the differential transistors becomes a junction capacitance in a quasi-saturation region.例文帳に追加

一対の差動トランジスタは、当該一対の差動トランジスタそれぞれのコレクタ−ベース間の接合容量が準飽和領域の接合容量となるように、バイアスされている。 - 特許庁

Due to such a structure, a base-collector junction capacitance C_BC and a base-emitter junction capacitance C_BE are significantly reduced, and the high frequency characteristics of the bipolar transistor can be improved.例文帳に追加

このような構成とすることにより、ベース・コレクタ接合容量C_BCおよびベース・エミッタ接合容量C_BEが大幅に低減され、バイポーラトランジスタの高周波特性を向上させることが可能となる。 - 特許庁

To provide a transistor structure capable of withstanding short-circuit effects, having small parasitic capacitance in the vicinity of the source-drain, and having a small leak current and a small junction capacitance at the source-drain junction.例文帳に追加

短チャネル効果に強く、ソースドレイン近傍の寄生抵抗が低く、ソースドレイン接合のリーク電流及び接合容量が小さいトランジスタ構造の提供。 - 特許庁

To provide a horizontal Schottky barrier diode (SBD) semiconductor device which operates fast by reducing Schottky junction capacitance.例文帳に追加

ショットキー接合容量を低減し、高速動作が可能な横型ＳＢＤ半導体装置を提供する。 - 特許庁

Thereby, the inductance and the capacitance generated between the terminal resistor and the p-n junction structure are reduced.例文帳に追加

これにより、終端抵抗器とｐｎ接合構造との間に生じるインダクタンスやキャパシタンスを低減できる。 - 特許庁

To realize a diode clip circuit which obtain an ideal clip waveform even in a frequency area where the junction capacitance of a diode is a problem.例文帳に追加

ダイオードの接合容量が問題となる周波数領域においても、理想的なクリップ波形が得られるダイオードクリップ回路を実現する。 - 特許庁

To provide MOS transistors that can control a short channel effect and reduce source/drain junction capacitance.例文帳に追加

ショートチャンネル効果を抑制し、ソース／ドレーン接合キャパシタンスを減少させることができるＭＯＳトランジスターを提供することである。 - 特許庁

Therefore a high speed operation is possible without an electrostatic capacitance caused by a PN junction of the silicon substrate 2 and an adjacent growing layer 22.例文帳に追加

したがって、シリコン基板２、隣接する成長層22とのＰＮ接合による静電容量がなく高速動作が可能である。 - 特許庁

To provide a junction-up type optical semiconductor element, in which the capacitance can be reduced, while suppressing breakage of an insulating film.例文帳に追加

絶縁膜の破損を抑制しつつ、静電容量を低減できるジャンクションアップ型の光半導体素子を提供する。 - 特許庁

A substrate 12 is grounded with respect to high frequency through a junction capacitance 25, between the substrate 12 and a semiconductor region 23, and a capacitor 28.例文帳に追加

基板１２を、基板１２と半導体領域２３の間の接合容量２５，コンデンサ２８を介して高周波的に接地した。 - 特許庁

Then, on the basis of the relation, the dimension of the isolation region, corresponding to the optimum junction capacitance capable of suppressing the fluctuations of the body voltage is decided.例文帳に追加

そして、その関係に基づいて、ボディ電圧の変動を抑制できる最適な接合容量に対応する分離領域の寸法を決定する。 - 特許庁

Consequently, the pn junction area existing between the active layer 3 and the drain layer 6 is reduced, so that the output capacitance is reduced.例文帳に追加

これにより、活性層３とドレイン層６との間に存在するｐｎ接合面積が縮小されるので、出力容量が低減される。 - 特許庁

To provide a hetero-junction bipolar transistor in which a parasitic capacitance can be reduced further, and its manufacturing method.例文帳に追加

寄生容量をより一層低減することができるヘテロ接合バイポーラトランジスタ及びその製造方法を提供する。 - 特許庁

To provide a hetero-junction bipolar transistor (HBT) having a structure that can be reduced in base-collector capacitance and base resistance.例文帳に追加

ベース−コレクタ容量及びベース抵抗を低減できる構造を有するヘテロ接合バイポーラトランジスタ(ＨＢＴ)を提供する。 - 特許庁

To provide a novel structure in a semiconductor device to eliminate or reduce leakage current and junction capacitance.例文帳に追加

リーク電流及び接合キャパシタンスを除去又は減少させるために、半導体デバイスにおける新規な構造体を提供する。 - 特許庁

A junction capacitance CJG (=CJG_S=CJG_D) is corrected with the sum of the first and second coefficients.例文帳に追加

そして、第１の係数と第２の係数との合計値により接合容量ＣＪＧ（＝ＣＪＧ_S＝ＣＪＧ_D）を補正する。 - 特許庁

To improve the characteristics of a device by reducing a junction leakage current and a capacitance to improve a short channel effect.例文帳に追加

接合漏洩電流とキャパシタンスを低減させ短チャンネル効果を改善して素子の特性を向上させる。 - 特許庁

To provide a semiconductor light emitting device having a high ESD resistance without increasing or decreasing the junction capacitance of a light emitting element.例文帳に追加

本発明の目的は、発光素子の接合容量を増減することなく、ＥＳＤ耐量の高い半導体発光装置を提供することである。 - 特許庁

To form the p-n junction of a variable capacitance diode to be shallow, to sharpen the distribution of impurity concentration and to lower the impurity concentration.例文帳に追加

可変容量ダイオードのｐｎ接合を浅く形成して、不純物濃度の分布を急峻にするとともに不純物濃度を低くすることである。 - 特許庁

To provide a semiconductor element which can reduce output capacitance by reducing the area of a pn junction.例文帳に追加

ｐｎ接合部の面積を縮小して出力容量を低減することが可能な半導体素子を提供する。 - 特許庁

Parasitic capacitance caused by pn junction is reduced by hollowing 4 a section under the curved Si layer 5.例文帳に追加

さらに、湾曲した薄膜Ｓｉ層５の下を空洞４にすることでｐｎ接合に起因する寄生容量が低減される。 - 特許庁

To provide a manufacturing method for a junction gate field effect transistor having a gate electrode which is free of a parasitic capacitance.例文帳に追加

寄生静電容量が形成され難い構成のゲート電極を備えた接合ゲート型電界効果トランジスタの製造方法を提供する。 - 特許庁

To form an effective punch-through stopper without increasing the junction capacitance in a CMOS element.例文帳に追加

ＣＭＯＳ素子において、接合容量を増大させることなく、効果的なパンチスルーストッパを形成する。 - 特許庁

To provide a semiconductor device which can suppress the parasitic capacitance low at a p-n junction and also changes due to applied voltages in the depletion layer width.例文帳に追加

ｐｎ接合における寄生容量を低く抑えつつ、印加電圧による空乏層幅の変化を抑制できる半導体装置を提供すること。 - 特許庁

To provide a horizontal MOSFET which has the large breakdown voltage at the drain-source junction and is reduced in drain-source coupling capacitance.例文帳に追加

ドレイン−ソース間耐圧が大きく、ドレイン−ソース間容量が低減された横型ＭＯＳＦＥＴを提供する。 - 特許庁

To prevent deterioration of response characteristics by suppressing abnormal increase in the junction capacitance of a photodiode due to static electricity.例文帳に追加

静電気によるフォトダイオードの接合容量が異常に増大することを抑制し、応答特性の劣化を防止する。 - 特許庁

In this invention, parameters are acquired while considering the junction capacitance characteristics in these regions.例文帳に追加

そこで、本発明においては、これらの領域における接合容量特性を考慮してパラメータを取得する。 - 特許庁

To reduce the base resistance of a heterojunction bipolar transistor as well as its junction capacitance at the same time so as to improve the electric characteristics.例文帳に追加

ヘテロ接合バイポーラトランジスタのベース抵抗の低減と接合容量の低減を同時に達成し、電気的特性を向上させる。 - 特許庁

To promote the miniaturization and speedup of an MISFET by making the suppression of the short channel effect compatible with the reduction of the p-n junction capacitance.例文帳に追加

短チャネル効果の抑制とｐｎ接合容量の低減とを両立させることによって、ＭＩＳＦＥＴの微細化、高速化を推進する。 - 特許庁

To provide a semiconductor device capable of appropriately avoid the reduction in isolation withstand voltage without accompanying any bad influence such as junction capacitance increase, and a method of manufacturing the same.例文帳に追加

接合容量の増加等の弊害を伴わずに分離耐圧の低下を適切に回避し得る、半導体装置及びその製造方法を得る。 - 特許庁

To provide a light-receiving element at low cost that employs an interference filter, having reduced junction capacitance and superior response speed and sensitivity.例文帳に追加

接合容量を減らし、応答速度及び感度の優れた干渉フィルタを利用した受光素子を安価で提供する。 - 特許庁

To reduce the junction capacitance of a complementary MIS semiconductor and the number of photolithographic processes at the forming of the transistor in a semiconductor substrate.例文帳に追加

半導体基板に相補型ＭＩＳトランジスタを形成する場合に、接合容量の低減及びフォトリソグラフィ工程の削減を図る。 - 特許庁

To prevent generation of a punch-through in a MOS transistor and also to reduce junction capacitance of a source layer and a drain layer.例文帳に追加

ＭＯＳトランジスタのパンチスルーを防止すると共に、ソース層及びドレイン層の有する接合容量を低減する。 - 特許庁

To provide a transistor whose bonding capacitance and junction leakage are prevented by preventing a dopant diffusion from a dopant channel layer towards lower directions.例文帳に追加

不純物チャネル層から下方向への不純物拡散を防止することにより、接合容量や接合リークを抑えたトランジスタを提供する。 - 特許庁

To provide a capacitance type pressure sensor having sufficient junction strength between substrates, and capable of exhibiting a sufficient sensor characteristic, even when an extraction electrode exists in a junction area between the substrates.例文帳に追加

基板間の接合領域に引き出し電極が存在していても、基板間で十分な接合強度を有し、十分なセンサ特性を発揮できる静電容量型圧力センサを提供すること。 - 特許庁