「JUNCTION CAPACITANCE」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

In a manufacturing process of a stepped junction variable- capacitance diode, a moderate thermal treatment is so performed to a prescribed proper specification range that a target capacitance value becomes slightly larger than the median of the proper specification range.例文帳に追加

階段接合型可変容量ダイオードの製造過程において、所定の適正規格範囲に対して、目標容量値を適正規格範囲の中央値よりも若干高めの値となるような、少な目の熱処理を与える。 - 特許庁

As a result, since a junction area of a PN junction between the N-type drain regions 4A and 4B and source regions 5A and 5B and P-type base regions 7A and 7B is reduced compared with the conventional art, an output capacitance Coss generated at the PN junction can be reduced.例文帳に追加

その結果、Ｎ型のドレイン領域４Ａ，４Ｂ及びソース領域５Ａ，５ＢとＰ型のベース領域７Ａ，７ＢとのＰＮ接合の接合面積が従来よりも減少するので、当該ＰＮ接合に生じる出力容量Cossの低下を図ることができる。 - 特許庁

To solve the problem that a detection output is influenced by an irregularity in a parasitic capacitance Cp due to a production irregularity, because the parasitic capacitance Cp inherent in the detection electrode of a sensor cell contains the junction capacitance of a semiconductor so as to be dependent on a bias.例文帳に追加

センサーセルの検出電極に付く寄生容量Ｃｐは半導体のジャンクション容量も含んでおり、バイアス依存性を持っているために、検出出力に製造バラツキによる寄生容量Ｃｐのバラツキの影響が出る。 - 特許庁

In the signal line 19 for propagating digital signals, intervened is a three-terminal capacitance comprising a depletion type MOS transistor (Dep-Tr11) which is formed in a substrate 12 and is so mounted that a gate capacitance and a junction capacitance may work on the signal line 19.例文帳に追加

デジタル信号を伝搬する信号線１９には、基板１２内に形成され、信号線１９に対してゲート容量及びジャンクション容量が作用するように設けられたディプレション型のＭＯＳトランジスタ（Ｄｅｐ−Ｔｒ１１）で構成される３端子型容量が介在される。 - 特許庁

To reduce variation of initial deformation of a vibration film that occurs at parts where a boundary condition of a junction area or the like is different, to improve uniformity of a device and to stabilize sensitivity or the like, in a manufacturing method of manufacturing a capacitance type electromechanical conversion device using fusion junction.例文帳に追加

溶融接合を用いて静電容量型電気機械変換装置を作製する作製方法において、接合面積などの境界条件が異なる箇所で生じる振動膜の初期変形のバラツキを低減し、装置の均一性を高め感度等を安定させることである。 - 特許庁

To provide a device having a configuration capable of improving performance by reducing variation of initial displacement of a vibration film that occurs at parts where a boundary condition of a junction area or the like is different, in a capacitance type electromechanical conversion device manufactured by fusion junction.例文帳に追加

溶融接合により作製される静電容量型電気機械変換装置において、接合面積などの境界条件が異なる箇所で生じる振動膜の初期変位のバラツキを低減して性能を高めることができる構成を有する装置を提供する。 - 特許庁

A depletion layer becomes large due to the pn-junction between the impurity-concentration regions, so that a variation in the width of the depletion layer by the control of the reverse bias voltage can be made large to increase a variation in electrostatic capacitance, thereby providing a large variable capacitance ratio.例文帳に追加

低不純物濃度同士のｐｎ接合により、空乏層が大きくなるので、逆バイアス電圧の制御による空乏層の幅の変化を大きくすることができ、これによって静電容量の変化が大きくなって、可変容量比が大きくなる。 - 特許庁

When a capacitance of a diode element (inter-terminal capacitance) is smaller than a standard value on the basis of the capacitance measured after forming a pn junction, in an ultraviolet ray emission process executed by eliminating electric charges charged on a substrate after forming a rear side electrode, ultraviolet rays are emitted by suppressing an ultraviolet ray emission energy.例文帳に追加

ＰＮ接合形成後に計測したダイオード素子の容量（端子間容量）値を基にして、その容量値が規格値より小さい場合には、裏面電極の形成後に基板が帯電している電荷を除去するために行う紫外線照射工程において、紫外線照射エネルギーを抑制して照射を行う。 - 特許庁

The variable capacitance diode 111 includes a p type region 111p and an n type region 111n and the variable capacitance diode 111 adjusts the resonance frequency of the thin film bulk wave element 10 by the application of a voltage to the p type region 111p, the voltage being lower than the voltage applied to the n type region 111n so as to vary the capacitance of a thus formed pn junction.例文帳に追加

可変容量ダイオード１１１はｐ型領域１１１ｐとｎ型領域１１１ｎを備え、可変容量ダイオード１１１はｐ型領域１１１ｐをｎ型領域１１１ｎより低電圧とすることで形成されるｐｎ接合での容量を変化させて、薄膜バルク波素子１０の共振周波数を調整する。 - 特許庁

To improve the linearity of the oscillation frequency of a crystal type oscillation circuit when adopting the crystal type oscillation circuit about a PN junction type variable-capacitance diode.例文帳に追加

本発明は、ＰＮ接合型可変容量ダイオードに関し、水晶型発振回路に採用したときにその水晶型発振回路の発振周波数の直線性を改善する。 - 特許庁

To reduce a loss at a frequency conversion time by compensating a junction capacitance of a diode by connecting an inductance element to the diode of an even harmonic mixer.例文帳に追加

偶高調波ミキサのダイオードにインダクタンス素子を接続することにより、ダイオードの接合容量を補償して周波数変換時の損失を低減する。 - 特許庁

To suppress the short channel effect in forming pocket regions on a semiconductor substrate without increasing the junction capacitance between a source-drain diffusion region and the semiconductor substrate.例文帳に追加

半導体基板にポケット領域を形成する場合に、ソース・ドレイン用拡散領域と半導体基板間の接合容量を増大させることなく、短チャネル効果を抑制する。 - 特許庁

To provide a high frequency switching circuit capable of exhibiting expected performance to a high frequency signal even by a diode whose junction capacitance is relatively large.例文帳に追加

接合容量が比較的大きなダイオードによっても、高周波信号に対して所期の性能を発揮することができる高周波切替回路を提供する。 - 特許庁

The coil L and the variable capacitance diodes D1, D2 form a parallel resonance circuit 12, and the pn-junction diodes D3, D4 are arranged in the outside of the resonance loop of the parallel resonance circuit 12.例文帳に追加

コイルＬと可変容量ダイオードＤ１、Ｄ２で並列共振回路１２を構成し、ｐｎ接合ダイオードＤ３、Ｄ４が並列共振回路１２の共振ループの外に配置されている。 - 特許庁

Furthermore, since the impurity doped region 11 is formed reaching the upper face of the box layer 2, the junction capacitance between source and drain regions 12 does not increase.例文帳に追加

しかも、不純物導入領域１１はＢＯＸ層２の上面に到達して形成されるため、ソース・ドレイン領域１２の接合容量が増加することもない。 - 特許庁

Another power semiconductor switch 10 of the intermediate circuit 5 is connected to a second capacitance 7, which is connected to junction points of the power semiconductor switches of the second branch circuit 2.例文帳に追加

中間回路５のさらに別の電力半導体スイッチ１０は第２のキャパシタンス７に接続され、第２のキャパシタンス７は第２の分岐回路２の電力半導体スイッチ接合点に接続される。 - 特許庁

To improve reception sensitivity and reduce the number of parts as compared with a case, in which a circuit for canceling junction capacitance of a detection diode and an impedance conversion circuit are provided separately.例文帳に追加

受信感度を改善するとともに、検波ダイオードの接合容量をキャンセルするための回路とインピーダンス変換回路を別々に設けた場合と比較して、部品点数の削減を図る。 - 特許庁

The insulation film layer 20 is formed between the first collector layer 14 and the base layer 22 or between the first collector layer 14 and the base extraction layer 25, whereby junction capacitance between the base and the collector is reduced.例文帳に追加

第１コレクタ層１４とベース層２２の間、又は第１コレクタ層１４とベース引き出し層２５の間に、絶縁膜層２０が形成されていることにより、ベース・コレクタ間の接合容量を低減させる。 - 特許庁

To provide a method for manufacturing a semiconductor device having a junction field-effect transistor which can be manufactured by reducing the parasitic capacitance between the electrode and the substrate without forming a void or crack at the electrode section.例文帳に追加

電極部分にボイドやクラックを形成することなく、電極と基板間の寄生容量を低減して製造可能な接合電界効果トランジスタなどを有する半導体装置の製造方法を提供する。 - 特許庁

To precisely measure the connection state between a wire and a target device by compensating the capacitance component at a junction machine precisely in a bonding apparatus.例文帳に追加

ボンディング装置において、接合マシン部の容量成分を精度よく補償し、ワイヤと対象デバイスとの間の接続状態を精度よく測定することである。 - 特許庁

To provide a MOS transistor of nanometer scale that has reduced parasitic capacitance and junction leakage current by forming an SSR epi-channel, a silicon epi-layer, and a reverse spacer.例文帳に追加

ＳＳＲエピチャネルとシリコン・エピ層そしてリバース・スペーサを形成することで寄生抵抗及び接合漏洩電流が減少されたナノメートルスケールのモストランジスタを提供する。 - 特許庁

To obtain a MOS semiconductor device which enables a high speed operation without an electrostatic capacitance caused by a PN junction of a silicon substrate and an adjacent growing layer and has a structure for easy controlling in a manufacture step.例文帳に追加

シリコン基板と隣接する成長層とのＰＮ接合による静電容量がなく高速動作が可能であって、製造工程における制御が容易な構造を有するＭＯＳ半導体装置を提供する。 - 特許庁

This structure can minimize parasitic resistance and junction capacitance and can reduce resistance to current between an base electrode and an emitter electrode, thus achieving higher operating speeds and lower noises of elements.例文帳に追加

寄生抵抗及び接合キャパシタンスを最小化し、ベース電極とエミッタ電極間の電流抵抗を減少させ、素子の高速化及び低雑音化を達成できる。 - 特許庁

To provide a semiconductor device having an MOS transistor, which suppresses punch-through current and avoids increasing the source drain junction capacitance and a manufacturing method thereof.例文帳に追加

パンチスルー電流を抑制し、ソース・ドレインの接合容量を増大させないＭＯＳトランジスタを有する半導体装置およびその製造方法を提供する。 - 特許庁

To provide a junction gate field effect transistor having a reduced parasitic capacitance in a gate electrode and an satisfactory high-frequency characteristic.例文帳に追加

ゲート電極に寄生する寄生静電容量の容量が小さく、良好な高周波特性を示す接合ゲート型電界効果トランジスタを提供する。 - 特許庁

To sharply suppress such nonlinear distortions as the 3rd harmonic frequency distortions more than the conventional technology by considering the junction capacitance characteristics of each variable reactance element for the applied voltage.例文帳に追加

各可変リアクタンス素子の印加電圧に対する接合容量特性を考慮し、従来技術に比較して第３高調波歪などの非線形歪を大幅に抑圧する。 - 特許庁

To provide a scanning capacitance microscope(SCM) with which a p-n junction position in a semiconductor sample can be specified with high detection sensitivity and to provide a measuring method using the SCM.例文帳に追加

半導体試料中のｐ−ｎ接合位置を高い検出感度で特定できる走査型容量顕微鏡（ＳＣＭ）とそれを用いた測定方法を提供する。 - 特許庁

Thus, a pn junction between the n well 1 and the p^+ diffusion region 2 and that between the n well 1 and the p^+ diffusion region 3 operate as the pn varactor whose capacitance changes by the control voltage VT.例文帳に追加

これにより，ｎウェル１とｐ^+ 拡散領域２との間のｐｎ接合と，ｎウェル１とｐ^+ 拡散領域３との間のｐｎ接合とがともに，制御電圧ＶＴによりキャパシティが変化するｐｎバラクタとして動作する。 - 特許庁

Further, a depletion layer becomes easy to spread when drain voltage is impressed by setting the impurity concentration low nearby the junction part and thus the capacitance Cds between the drain and substrate is decreased to make the operation speed fast.例文帳に追加

また、接合部付近の不純物濃度を低くすることによって、ドレイン電圧印加時に空乏層が広がり易くなるようにして、ドレイン−基板間の容量Ｃｄｓを低減し動作速度を高める。 - 特許庁

To eliminate increase in junction capacitance and disadvantages in microminiaturization by having a high concentration impurity layer interposed between two gates in a MOSFET.例文帳に追加

ＭＯＳＦＥＴに関するもので、２個のゲート間に高濃度不純物層が存在することにより、接合容量が増加する点と、微細化が不利である点とを解消することを課題とする。 - 特許庁

To provide a method of manufacturing a semiconductor device, reducing a junction capacitance to be generated between a source or a drain and a substrate while restraining manufacturing cost, and also to provide a semiconductor device.例文帳に追加

製造コストを抑えつつ、ソース又はドレインと基板との間に生じる接合容量を低減できるようにした半導体装置の製造方法及び半導体装置を提供する。 - 特許庁

Consequently, the n-channel type horizontal MOSFET 100 having the large breakdown voltage at the drain-source junction and reduced in drain-source coupling capacitance can be materialized.例文帳に追加

したがって、ドレイン−ソース間耐圧が大きく、ドレイン−ソース間容量が低減されたNチャネル型横型ＭＯＳＦＥＴ１００を実現できる。 - 特許庁

To provide a power converter which reduces a switching element loss while reducing high-frequency vibration caused by junction capacitance between a parasitic inductance in a circuit and a switching element.例文帳に追加

回路の寄生インダクタンスとスイッチング素子の接合容量による高周波振動を抑制しつつ、スイッチング素子の損失の低減が可能な電力変換装置を提供する。 - 特許庁

The third row selector 70 makes the junction capacitance section of the photo diode discharge with respect to each pixel section of any of m3 rows in the receiver 10, and makes the charge storage section store the charge generated in the photo diode.例文帳に追加

第３行選択部７０は、受光部１０における何れかの第ｍ３行の各画素部に対して、フォトダイオードの接合容量部を放電させ、フォトダイオードで発生した電荷を電荷蓄積部に蓄積させる。 - 特許庁

The first row selector 20 makes the junction capacitance section of the photo diode discharge with respect to each pixel section of any of m3 rows in the receiver 10, and makes the charge storage section store the charge generated in the photo diode.例文帳に追加

第１行選択部２０は、受光部１０における何れかの第ｍ３行の各画素部に対して、フォトダイオードの接合容量部を放電させ、フォトダイオードで発生した電荷を電荷蓄積部に蓄積させる。 - 特許庁

Thereby, electric charges accumulated in the parasitic capacitance 26 are discharged gradually by junction leak of the selection transistor 12, a final potential of a node S is reduced toward a substrate potential Vs of the transistor.例文帳に追加

そのため、寄生容量２６に蓄積された電荷は選択トランジスタ１２の接合リークによって徐々に放電され、ノードＳの最終的な電位はトランジスタの基板電位Ｖｓに向かって低下する。 - 特許庁

Since the stretched extent of a depletion layer formed in the P-N junction of the element VAR is secured to the whole body of the N^+ type layer 56, the fall of the capacitance changing range is suppressed.例文帳に追加

可変容量素子ＶＡＲのＰＮ接合部に形成される空乏層の伸びる範囲がＮ^+ 層５６全体まで確保されるので、容量変化範囲の低下が抑制される。 - 特許庁

To restrain characteristic changes due to hot carriers, while a high current capability is being maintained, and to prevent a reduction in a junction capacitance and drop in the drain breakdown strength in a MOSFET.例文帳に追加

ＭＯＳＦＥＴにおいて、高い電流能力を保ちつつ、ホットキャリアによる特性変動の抑制と接合容量の低減及びドレイン耐圧の低下の防止を図る。 - 特許庁

To provide a nonvolatile semiconductor storage device which avoids decrease in an operation speed and increase in power consumption due to increase in pn junction capacitance composed of a source/drain region in a MOS transistor of a constant-voltage logic circuit unit.例文帳に追加

定電圧ロジック回路部のＭＯＳトランジスタのソース・ドレイン領域が構成するｐｎ接合容量の増大に伴う動作速度の低下および消費電力の増大を回避する不揮発性半導体装記憶置を提供する。 - 特許庁

To provide an improvement of the productivity, and a reduction of the product of multiplication of the on-resistance and a junction capacitance between the drain-to-source using a simple configuration, in a semiconductor device forming a horizontal MISFET and the method for producing the same.例文帳に追加

横型のＭＩＳＦＥＴを形成して成る半導体装置およびその製造方法において、簡単な構成により、生産性の向上、およびオン抵抗とドレインソース間の接合静電容量の積の低減を図る。 - 特許庁

To enable speed read out of a memory cell by realizing lowering the resistance of buried digit lines in a NOR-type mask ROM and reducing the junction capacitance at the same time.例文帳に追加

ＮＯＲ型マスクＲＯＭにおける埋め込みデジット線の低抵抗化と、接合容量の低減を同時に実現し、メモリセルの読み出しスピードの高速化を可能にする。 - 特許庁

To provide a method for manufacturing a semiconductor device, which is easy and simple for producing a variable capacitance element with a super step junction structure.例文帳に追加

超階段接合構造をもつ可変容量素子を容易かつ簡便に作製することが可能な半導体装置の製造方法を提供することを目的とする。 - 特許庁

To provide a technology to realize a MOSFET with a low on-state resistance and a low feedback capacitance by preventing punch-through of a channel layer, even if a shallow junction is formed in the channel layer in a planar MOSFET.例文帳に追加

プレーナ型ＭＯＳＦＥＴにおいて、チャネル層を浅接合化しても、チャネル層のパンチスルーを防止し、低オン抵抗かつ低帰還容量のＭＯＳＦＥＴを実現することができる技術を提供する。 - 特許庁

To provide a semiconductor device which can achieve low power consumption by reducing the junction capacitance as compared with prior art by a simpler process, and to provide a manufacturing method thereof.例文帳に追加

より単純なプロセスで、従来よりも接合容量を低減し、低消費電力化を実現することが出来る半導体装置及びその作製方法を提供する。 - 特許庁

Accordingly, a capacitance value of the pn junction area may become lower than that of the convention method in which the n-type impurity diffusing layer is provided in direct on the surface of the p-type semiconductor substrate.例文帳に追加

したがって、Ｎ型不純物拡散層をＰ型半導体基板の表面に直接設けていた従来に比べ、ＰＮ接合部の容量値が小さくなる。 - 特許庁