「MP2」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The FET (MN2) is connected to the FET (MP2), and a signal IN2 is supplied to the gate thereof.例文帳に追加

ＦＥＴ（ＭＮ２）は、ＦＥＴ（ＭＰ２）に接続され、そのゲートに信号ＩＮ２が供給される。 - 特許庁

The drive circuit (14) according to the present invention includes FETs (MP1, MP2, MN1, MN2, MP3, MN3, and MP4).例文帳に追加

本発明の駆動回路（１４）はＦＥＴ（ＭＰ１、ＭＰ２、ＭＮ１、ＭＮ２、ＭＰ３、ＭＮ３、ＭＰ４）を具備する。 - 特許庁

The gate of the FET (MP2) is connected to a contact A1 between the FET (MP1) and the FET (MN1).例文帳に追加

ＦＥＴ（ＭＰ１、ＭＮ１）の接点Ａ１にはＦＥＴ（ＭＰ２）のゲートが接続されている。 - 特許庁

The gate of the FET (MP1) is connected to a contact B1 between the FET (MP2) and the FET (MN2).例文帳に追加

ＦＥＴ（ＭＰ２、ＭＮ２）の接点Ｂ１にはＦＥＴ（ＭＰ１）のゲートが接続されている。 - 特許庁

An OFF-resistance of the transistors MN1 and MN2 is made to be lower than that of the transistors MP1 and MP2.例文帳に追加

トランジスタＭＮ１，ＭＮ２のＯＦＦ抵抗をトランジスタＭＰ１，ＭＰ２のＯＦＦ抵抗より小さくする。 - 特許庁

The first constant current source CS1 is connected to common electrodes of the elements Mp1 and Mp2, and the differential input terminals Vinp and Vinn of the circuit 51 are connected to control input electrodes of the elements Mp1 and Mp2.例文帳に追加

第１定電流源ＣＳ１は素子Ｍp1、Ｍp2の共通電極に接続され、回路５１の差動入力端子Ｖinp、Ｖiinは素子Ｍp1、Ｍp2の制御入力電極に接続される。 - 特許庁

The weak negative pressure MP2 located in the middle part and the large negative pressure MP1 behind the negative pressure MP2 stabilize the pitch angle of the slider when air density falls and inhibit the floating distance of a trailing side end part from falling.例文帳に追加

中間部に位置する弱い負圧ＭＰ２と、その後方の大きな負圧ＭＰ１により、空気密度が低下したときのスライダのピッチ角を安定させ、トレーリング側端部の浮上距離の低下を抑制している。 - 特許庁

A first current mirror circuit is composed of a transistor Mp1 diode-connected, a transistor Mp2, and a transistor Mp3 controlled by a command signal UPb to connect gates of the Mp1 and the Mp2.例文帳に追加

ダイオード接続されたトランジスタＭｐ１と、トランジスタＭｐ２と、指令信号ＵＰｂで制御されてＭｐ１，Ｍｐ２のゲート間を接続するトランジスタＭｐ３とで第１のカレントミラー回路が構成されている。 - 特許庁

The semiconductor device (100), in which a plurality of elements are mounted, has separation means (111 and 112) that separate malfunction-triggering elements (Mp1 and Mn1) and other elements (Mp2 and Mn2) from among multiple elements (Mp1, Mp2, Mn1, and Mn2).例文帳に追加

本発明は、複数の素子が搭載される半導体装置（１００）において、複数の素子（Ｍp1、Ｍp2、Ｍn1、Ｍn2）のうち誤動作のトリガとなる素子（Ｍp1、Ｍn1）を他の素子（Ｍp2、Ｍn2）から分離する分離手段（１１１、１１２）を有することを特徴とする。 - 特許庁

The BTL circuit includes transistors MP1 and MP2, and transistors MN1 and MN2 connected to the respective transistors MP1 and MP2 in series, wherein a common connection point of the transistors MP1 and MN1 is an output terminal OUTP, and a common connection point of the transistors MP2 and MN2 is an output terminal OUTN.例文帳に追加

トランジスタＭＰ１，ＭＰ２と、該各トランジスタＭＰ１，ＭＰ２に直列接続されたトランジスタＭＮ１，ＭＮ２とからなり、トランジスタＭＰ１とＭＮ１の共通接続点を出力端子ＯＵＴＰとし、トランジスタＭＰ２とＭＮ２の共通接続点を出力端子ＯＵＴＮとするＢＴＬ回路である。 - 特許庁

The anodes of the protective diodes DP1 and DP2 are connected to the junction between MN1 and MP1 and the junction between MN2 and MP2, respectively.例文帳に追加

保護ダイオードＤＰ１，ＤＰ２のアノードは、それぞれ、ＭＮ１とＭＰ１の接続点、ＭＮ２とＭＰ２の接続点に接続されている。 - 特許庁

The cathodes of the protective diodes DN1 and DN2 are connected to the junction between MN1 and MP1 and the junction between MN2 and MP2, respectively.例文帳に追加

保護ダイオードＤＮ１，ＤＮ２のカソードは、それぞれ、ＭＮ１とＭＰ１の接続点、ＭＮ２とＭＰ２の接続点に接続されている。 - 特許庁

Potentials of output terminals (a), (b) of the level shifter are guided to latching circuits INV1, INV2 via MOS transistors MP1, MP2.例文帳に追加

レベルシフタの出力端ａ，ｂの電位は、ＭＯＳトランジスタＭＰ１，ＭＰ２を経由してラッチ回路ＩＮＶ１，ＩＮＶ２に導かれる。 - 特許庁

The PC1 and PC2 receive the one-shot pulse signal from the ST-UP and overdrives the MP1 and MP2 for a fixed period.例文帳に追加

ＰＣ１，ＰＣ２は、ＳＴ−ＵＰからの１ショットパルス信号を受けて、ＭＰ１，ＭＰ２を一定期間オーバードライブする。 - 特許庁

The LDVS fundamental circuit (1a) includes a transistor (MP1), a transistor (MN1), a transistor (MP2), and a transistor (MN2).例文帳に追加

ＬＶＤＳ基本回路（１ａ）は、トランジスタ（ＭＰ１）、トランジスタ（ＭＮ１）、トランジスタ（ＭＰ２）、トランジスタ（ＭＮ２）とを有する。 - 特許庁

Thus, a power supply voltage VDD can basically be reduced down to the accumulated value of the voltage between the sources and drains of transistors MP2, MN2 and MN3.例文帳に追加

これにより、電源電圧Ｖ_DDを、基本的にトランジスタＭＰ２，ＭＮ２，ＭＮ３のソース−ドレイン間電圧の積算値にまで低減することができる。 - 特許庁

An inductor L2 is inserted between a source of a transistor MP1 and a transistor MP2 carried out cross coupling and a power line VD1.例文帳に追加

クロスカップリングされたトランジスタＭＰ１及びトランジスタＭＰ２のソースと電源ラインＶＤ１との間にインダクタＬ２を挿入する。 - 特許庁

The series circuit 22 and the series circuit 33 include respectively MOS transistor MP2, MN2, and MOS transistor MP3, MN3, by the same manner.例文帳に追加

同様にして、直列回路２２及び直列回路３３は、ＭＯＳトランジスタＭＰ２，ＭＮ２及びＭＯＳトランジスタＭＰ３，ＭＮ３をそれぞれ含む。 - 特許庁

One terminal of the protective capacitor PC2 is connected to the junction between MN2 and MP2, and the other terminal is grounded.例文帳に追加

保護コンデンサＰＣ２の一方の端子はＭＮ２とＭＰ２の接続点に接続され、その他方の端子は接地されている。 - 特許庁

When IN1=IN2=VDD2, transistors MP1, MP2 are allowed to conduct to output VDD2 to an output terminal.例文帳に追加

ＩＮ１＝ＩＮ２＝ＶＤＤ２のとき、トランジスタＭＰ１，ＭＰ２を導通させて出力端子にＶＤＤ２を出力する。 - 特許庁

A transistor Mp4 controlled by the command signal UPb is connected between a gate electrode of the transistor Mp2 and a power supply VDD.例文帳に追加

トランジスタＭｐ２のゲート電極と電源ＶＤＤの間には指令信号ＵＰｂで制御されるトランジスタＭｐ４が接続されている。 - 特許庁

The engine E is thus started in the unloaded state of the first and second main pumps MP1, MP2.例文帳に追加

このように第１，２メインポンプＭＰ１，ＭＰ２がアンロードされている状態で、エンジンＥを起動させる。 - 特許庁

When the unloading valve 37 is opened, the first and second main pumps MP1, MP2 are unloaded through the unloading valve 37.例文帳に追加

アンロード弁３７が開けば、第１，２メインポンプＭＰ１，ＭＰ２は、このアンロード弁３７を介してアンロードされる。 - 特許庁

To reduce the load of an engine E by placing first and second main pumps MP1, MP2 into the unloaded state when starting the engine E.例文帳に追加

エンジンＥの起動時に第１，２メインポンプＭＰ１，ＭＰ２をアンロード状態にして、エンジンＥの負荷を小さくする。 - 特許庁

The second differential circuit has a plurality of enhancement type transistors (MP1, MP2) which are complementary to the depletion type transistors (MN1, MN2).例文帳に追加

第２差動回路は、デプレッション型トランジスタ（ＭＮ１、ＭＮ２）と相補の複数のエンハンスメント型トランジスタ（ＭＰ１、ＭＰ２）を備える。 - 特許庁

A power source I1 is connected to the transistors MP1 and MN1 in series, and a power source I2 is connected to the transistors MP2 and MN2 in series.例文帳に追加

トランジスタＭＰ１，ＭＮ１に直列に電流源Ｉ１を接続し、トランジスタＭＰ２，ＭＮ２に直列に電流Ｉ２を接続する。 - 特許庁

Next, on the second main surface MP2 of the light-emitting layer growth preparing layer 8 of the substrate 50, the layer part 24 is epitaxially grown.例文帳に追加

次に、該複合透光性基板５０の発光層成長準備層８の第二主表面ＭＰ２に発光層部２４をエピタキシャル成長する。 - 特許庁

The T-CPS drives a gate of the MP2 to generate current I2 provided with, for example, a negative temperature characteristic.例文帳に追加

Ｔ−ＣＰＳは、ＭＰ２のゲートを駆動し、例えば負の温度特性を備えた電流Ｉ２を生成する。 - 特許庁

Image patterns (MP1, MP2) are displayed on a display portion.例文帳に追加

表示部には画像パターン（ＭＰ１、ＭＰ２）が表示され、画像パターンＭＰ２は種々のサイズで複数表示されている。 - 特許庁

At this time, a leakage current will not be caused, since MOS transistors MP1, MP2 are kept at off state.例文帳に追加

この時、ＭＯＳトランジスタＭＰ１，ＭＰ２は、オフ状態を保つため、リーク電流を発生させることがない。 - 特許庁

A load capacitance C1 for sampling a first level and a GND level is configured with gate capacitance values of the MOS transistors MP2, MN2.例文帳に追加

第１の電位及びＧＮＤ電位をサンプリングする負荷容量Ｃ１を、ＭＯＳトランジスタＭＰ２・ＭＮ２のゲート容量で構成する。 - 特許庁

The respective gates of the first transistors MP1, MP2 are respectively connected to a pair of output lines 2A, 2B; the first transistors MP1, MP2 and the second transistors MN1, MN2 are connected center-symmetric with respect to each; and the output lines 2A and 2B are connected to a third potential line.例文帳に追加

第１トランジスタＭＰ１，ＭＰ２のそれぞれのゲートが一対の出力線２Ａ，２Ｂにそれぞれに接続され、第１トランジスタＭＰ１，ＭＰ２、第２トランジスタＭＮ１，ＭＮ２は、それぞれに中心対称に接続され、出力線２Ａ，２Ｂがは第３電位線に接続されている。 - 特許庁

The movies MP1 and MP2 to be composed are provided with different reproduction time T1 and T2 so that while the movie MP1 whose reproduction time T1 is short is used, a new movie CP1 constituted of images PC100, PC103 and PC 106 different from the images of the original movies MP1 and MP2 can be displayed.例文帳に追加

合成されるムービーＭＰ１、ＭＰ２は、異なる再生時間Ｔ１、Ｔ２を有しているので、短い再生時間Ｔ１のムービーＭＰ１を利用しながら、元のムービーＭＰ１、ＭＰ２と異なる画像ＰＣ１００、…、ＰＣ１０３、…、ＰＣ１０６、…で構成された、新たなムービーＣＰ１を表示することが出来る。 - 特許庁

In the semiconductor integrated circuit, an output terminal PO is electrically connected to an output buffer 1, a protection PMOS transistor MP2 is inserted between a node N3 connected to the output terminal PO and a grounding terminal P22, and a gate of the protection MOS transistor MP2 is connected to the power supply terminal P12.例文帳に追加

出力バッファ１に出力端子Ｐ０が電気的に接続され、出力端子Ｐ０に繋がるノードＮ３と接地用端子Ｐ２２との間に保護用ＰＭＯＳトランジスタＭＰ２が介挿され、保護用ＰＭＯＳトランジスタＭＰ２のゲートが電源用端子Ｐ１２に接続される。 - 特許庁

This image processor is configured by repeatedly plotting images PC10, PC13, PC20 and PC23 constituting a plurality of movies MP1 and MP2 on layers LY1 and LY2 corresponding to those movies MP1 and MP2 by an image repetition plotting means, and to compose and output those plotted images by an image composing/reproducing/displaying means.例文帳に追加

複数のムービーＭＰ１、ＭＰ２を構成する画像ＰＣ１０、…、ＰＣ１３、…、ＰＣ２０、…、ＰＣ２３、…が、画像繰り返し描画手段により、それぞれの画像のムービーＭＰ１、ＭＰ２に対応したレイヤーＬＹ１、ＬＹ２上に繰り返し描画され、画像合成再生表示手段により、描画された画像が合成されて出力される。 - 特許庁

A controller C supplies the discharge amounts of the first and second main pumps MP1, MP2 to a power generator G when operation valves 2-6, 14-17 are held at neutral positions, and at this time, low pilot pressures controlled by pressure reducing valves R1, R2 act on regulators 12, 23 which control the tilt angles of the first and second main pumps MP1, MP2.例文帳に追加

コントローラＣは、操作弁２〜６，１４〜１７を中立位置に保っているときに、第１，２メインポンプＭＰ１，ＭＰ２の吐出量を発電機Ｇに供給するが、このとき、第１，２メインポンプＭＰ１，ＭＰ２の傾転角を制御するレギュレータ１２，２３には、可変減圧弁Ｒ１，Ｒ２によって制御されたパイロット圧が作用する。 - 特許庁

In the case, impedance in the off state of transistors MN1 and MN2 is designated to be larger than the impedance in the off state of transistors MP1 and MP2.例文帳に追加

その際、トランジスタＭＮ１，ＭＮ２のオフ状態でのインピーダンスは、トランジスタＭＰ１，ＭＰ２のオフ状態でのインピーダンスよりも大きくする。 - 特許庁

Common drain of the charge transfer transistors MP1 and MP2 is connected with a diode D1 for initially setting the output potential Vout at Vdd.例文帳に追加

電荷転送トランジスタＭＰ１，ＭＰ２の共通ドレインには、出力電位ＶｏｕｔをＶｄｄに初期設定するダイオードＤ１が接続されている。 - 特許庁

After completion of precharge, a constant current is supplied from a second power source through a differential transistor couple (MP1, MP2) to the capacitors while being distributed in accordance with an input signal (VIP, VIN).例文帳に追加

このプリチャージ完了後、第２の電源から、差動トランジスタ対（ＭＰ１，ＭＰ２）を介して定電流を入力信号（ＶＩＰ，ＶＩＮ）に応じて振り分けて容量素子に供給する。 - 特許庁

The apparatus performs remote controls to a mobile phone MP2 which is the camera device placed remotely via a communication line 1 by control signals output from an operation terminal on a control side.例文帳に追加

制御側の操作端末から送り出される制御信号により、通信回線１を通じて遠隔地にあるカメラ装置である携帯電話ＭＰ２を遠隔操作する。 - 特許庁

After completion of this precharge, a constant current is partitioned out from the first power supply in response to input signals (VIP, VIN) through a pair of differential transistors (MP1, MP2) and supplied to the capacitive elements.例文帳に追加

このプリチャージ完了後、第１の電源から差動トランジスタ対（ＭＰ１，ＭＰ２）を介して定電流を入力信号（ＶＩＰ，ＶＩＮ）に応じて振り分けて容量素子に供給する。 - 特許庁

The operation terminal comprises a mobile phone MP1 having an application means 33 integral with the mobile phone MP1 for performing the remote controls to the mobile phone MP2.例文帳に追加

携帯電話ＭＰ１は、携帯電話ＭＰ２への遠隔操作を行なうアプリケーション手段33を一体的に備えており、これにより前記操作端末を構成している。 - 特許庁

By this method, a filter circuit of parallel resonance is formed by an inductor L2 and parasitic capacity which exists between opposite earths of the transistor MP1 and the transistor MP2.例文帳に追加

これにより、インダクタＬ２とトランジスタＭＰ１及びトランジスタＭＰ２の対接地間に存在する寄生容量とによって並列共振のフィルタ回路が形成される。 - 特許庁

On the discharge sides of main pumps MP1, MP2, a sub pump SP and an assist motor AM are integrally rotated which are driven with the output of the electric motor MG.例文帳に追加

メインポンプＭＰ１，ＭＰ２の吐出側に、電動モータＭＧの出力で駆動するサブポンプＳＰとアシストモータＡＭを一体回転させる。 - 特許庁

Input amplitude to a base or a gate is controlled so that ratio of currents flowing in a pair of transistors MP1 and MP2 of the differential output circuit does not exceed a fixed value smaller than 10:1.例文帳に追加

そして、差動出力回路の対をなすトランジスタＭＰ１、ＭＰ２を流れる電流の比が１０：１より小さい一定値を超えないようにベースもしくはゲートへの入力振幅が制御されている。 - 特許庁