「Nch」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

Updating the NCH and CCH, the NCH is previously set to the broadcast receiving means which is not receiving for display.例文帳に追加

ＮＣＨ，ＣＣＨを更新し、表示用に受信中の放送受信手段でない方の放送受信手段にＮＣＨを予め設定しておく。 - 特許庁

The Nch transistors MN3 and 4 are controlled by control voltage VC.例文帳に追加

ＮｃｈトランジスタＭＮ３及び４は制御電圧ＶＣにより制御される。 - 特許庁

The control part 30 controls the ON/OFF of the Nch type MOSFET 101.例文帳に追加

制御部３０は、Ｎｃｈ型ＭＯＳＦＥＴ１０１のオンオフを制御する。 - 特許庁

Nch-MOS TRs 2e, 2d with high BVDS and BVGS are connected to an inter-source connecting point 2S between the Nch-MOS TRs 2a, 2b.例文帳に追加

さらにＮｃｈ−ＭＯＳトランジスタ２ａと２ｂのソース間接続点２ＳにＢＶＤＳ，ＢＶＧＳが高いＮｃｈ−ＭＯＳトランジスタ２ｅ，２ｄが接続される。 - 特許庁

The switch part is conducted before the high side nch transistor FET1 is conducted, and become nonconductive synchronously with conduction of the high side nch transistor FET1.例文帳に追加

スイッチ部は、ハイサイドｎｃｈトランジスタＦＥＴ１の導通に先立ち導通し、ハイサイドｎｃｈトランジスタＦＥＴ１の導通に同期して非導通となる。 - 特許庁

A gate of the Nch transistor MN7 is connected to an output node OUT.例文帳に追加

ＮｃｈトランジスタＮＭ７のゲートは、出力ノードＯＵＴと接続される。 - 特許庁

A gate of the Nch transistor MN5 is connected to an output node OUTB.例文帳に追加

ＮｃｈトランジスタＭＮ５のゲートは、出力ノードＯＵＴＢと接続される。 - 特許庁

Here, an Nch transistor N2 is connected to the gate of the Nch transistor N1, and the gate potential of the Nch transistor N1 is increased by a current flowing to the electrostatic protection element 20 since static electricity is applied to the output terminal Out and resistance counting on the Nch transistor N2 in an on-state from the gate of the Nch transistor N1.例文帳に追加

ここで、ＮｃｈトランジスタＮ１のゲートには、ＮｃｈトランジスタＮ２が接続され、出力端子Ｏｕｔに静電気が印加されることで静電気保護素子２０に流れる電流と、ＮｃｈトランジスタＮ１のゲートからオン状態のＮｃｈトランジスタＮ２を見込んだ抵抗とによって、ＮｃｈトランジスタＮ１のゲートの電位が上昇してＮｃｈトランジスタＮ１のゲート・ドレイン間電圧を所望の値以下に制限するように構成する。 - 特許庁

Since the depletion Nch MOS transistor DN1 is always conductive independently of its gate potential, the depletion Nch MOS transistor DN1 has a unity gain and carries out no amplification operation.例文帳に追加

デプレッション型ＮｃｈＭＯＳトランジスタＤＮ１は、ゲートの電位によらず常にオンしているので、デプレッション型ＮｃｈＭＯＳトランジスタＤＮ１は利得が１で増幅動作しない。 - 特許庁

The clamping circuit 2 is provided with an Nch MOS transistor MP3, an Nch MOS transistor MP4, a Pch MOS transistor MP1 and a Pch MOS transistor MP2.例文帳に追加

クランプ回路２には、Ｎｃｈ ＭＯＳトランジスタＭＰ３、Ｎｃｈ ＭＯＳトランジスタＭＰ４、Ｐｃｈ ＭＯＳトランジスタＭＰ１、及びＰｃｈ ＭＯＳトランジスタＭＰ２が設けられる。 - 特許庁

A signal path composed of n-channel transistors M2, M3 and n-channel transistors M14, M13 is configured as a two-stage amplifier circuit and functions as a feedforward path having a low gain and wide band characteristics.例文帳に追加

NchトランジスタM2,M3→NchトランジスタM14,M13からなる信号経路は２段の増幅回路として構成され、低利得で広帯域の特性を有するフィードフォワード・パスとして機能する。 - 特許庁

On the transistor Nch-Tr and metal capacity, an interlayer nitride film 16 is formed in the gate oxide film of the transistor Nch-Tr for preventing the entrance of hydrogen.例文帳に追加

Ｎｃｈ−Ｔｒ及びメタル容量上には、トランジスタのゲート酸化膜中に、水素が侵入するのを防止するための層間窒化膜１６が形成されている。 - 特許庁

A signal path consisting of n-channel transistors M2, M3 to n-channel transistors M14, M13 is configured as a two-stage amplifier circuit, and functions as a feedforward path having characteristics of a high gain and wide band.例文帳に追加

NchトランジスタM2,M3→NchトランジスタM14,M13からなる信号経路は２段の増幅回路として構成され、低利得で広帯域の特性を有するフィードフォワード・パスとして機能する。 - 特許庁

A source of the Nch-MOSFET N3 in the second switch group is connected to its back gate.例文帳に追加

第２スイッチ群のＮｃｈ−ＭＯＳＦＥＴ Ｎ３のソースとそのバックゲートを接続する。 - 特許庁

Whereas, in the case of the "Low level", the control Nch MOS transistor NS1 is turned off and the NAND gate 2 is deactivated.例文帳に追加

一方、“Ｌｏｗ”レベルの時にオフし、ＮＡＮＤゲート２が動作を停止する。 - 特許庁

The clamp section 3 is provided between a node N3 and a low potential side power source (ground potential) Vss and is constituted of an Nch MOS transistor NMT1 and a gate-grounded Nch MOS transistor NMT2.例文帳に追加

クランプ部３は、ノードＮ３と低電位側電源（接地電位）Ｖｓｓの間に設けられ、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１及びゲート接地のＮｃｈ ＭＯＳトランジスタＮＭＴ２から構成される。 - 特許庁

A signal path composed of n-channel transistors M1 and M4, cascode-connected n-channel transistors (M5, M7) and (M6, M8), and p-channel transistors M11, M12 is configured as a three-stage amplifier circuit and functions as a gain path having a high gain and narrow band characteristics.例文帳に追加

NchトランジスタM1,M4→カスコード接続されたNchトランジスタ(M5,M7),(M6,M8)→PchトランジスタM11,M12からなる信号経路は３段の増幅回路として構成され、高利得で狭帯域の特性を有するゲイン・パスとして機能する。 - 特許庁

The phase compensation circuit 4 is located between the differential input stage 2 and the output stage 3, and comprises a depletion Nch MOS transistor DN1 and an enhancement Nch MOS transistor EN4.例文帳に追加

位相補償回路４は、差動入力段２と出力段３の間に設けられ、デプレッション型ＮｃｈＭＯＳトランジスタＤＮ１及びエンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ４から構成されている。 - 特許庁

A signal path from n-channel transistors M1, M4 to cascode-connected n-channel transistors (M5, M7), (M6, M8) to p-channel transistors M31, M32 is configured as a three-stage amplifier circuit, and functions as a gain path having characteristics of a high gain and narrow band.例文帳に追加

NchトランジスタM1,M4→カスコード接続されたNchトランジスタ(M5,M7),(M6,M8)→PchトランジスタM31,M32からなる信号経路は３段の増幅回路として構成され、高利得で狭帯域の特性を有するゲイン・パスとして機能する。 - 特許庁

Each Pch transistor has high ON-resistance, and controls a current of the Nch transistor HN1.例文帳に追加

各Ｐｃｈトランジスタは、ＯＮ抵抗が高くなっており、ＮｃｈトランジスタＨＮ１の電流を制御する。 - 特許庁

To provide a data driver including a decoder which suppresses the number of elements, the number of wire connection between Pch and Nch, and the area.例文帳に追加

素子数、Ｐｃｈ／Ｎｃｈ間の配線接続数、面積を抑制したデコーダを備えたデータドライバ。 - 特許庁

The voltage control section 20 outputs bias voltage Vb2 which makes a variance amount of voltage between gate and source of Nch MOS transistors of a difference pair equal to the variance amount of voltage between gate and source of the Pch MOS transistor of the difference pair, to a gates of the Nch MOS transistors which are bias current sources of the Nch side.例文帳に追加

電圧制御部２０は差動対をなすＮｃｈ ＭＯＳトランジスタのゲート−ソース間電圧の変化量を、差動対をなすＰｃｈ ＭＯＳトランジスタのゲート−ソース間電圧の変化量と等しくするバイアス電圧Ｖｂ２をＮｃｈ側のバイアス電流源であるＮｃｈ ＭＯＳトランジスタのゲートに出力する。 - 特許庁

That is, ON/OFF timing of the Pch transistor 31 is made not to overlapped with that of the Nch transistor 32.例文帳に追加

つまり、Ｐｃｈトランジスタ３１とＮｃｈトランジスタ３２のオンオフのタイミングが重ならないようにする。 - 特許庁

More preferably, the electrostatic protective element is arranged between the Pch region and the Nch region of the output circuits.例文帳に追加

より好ましくは、その静電保護素子を出力回路のＰch領域とＮch領域の間に配置する。 - 特許庁

The constant current generation circuit 70 includes a current source 1, a control circuit 2, an LPF 3, switches SW1 to SWn, Nch MOS transistors NMT1 to NMTn, and Nch MOS transistors NMTR1 to NMTRm.例文帳に追加

定電流発生回路７０には、電流源１、制御回路２、ＬＰＦ３、スイッチＳＷ１乃至ｎ、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１乃至ｎ、及びＮｃｈ ＭＯＳトランジスタＮＭＴＲ１乃至ｍが設けられる。 - 特許庁

The first switch circuit 10 has an Nch type MOSFET 101, and corresponding to ON/OFF of the Nch type MOSFET 101, the smoothing circuit 20 smooths a current outputted from the first switch circuit 10.例文帳に追加

第１のスイッチ回路１０は、Ｎｃｈ型ＭＯＳＦＥＴ１０１を有し、Ｎｃｈ型ＭＯＳＦＥＴ１０１のオンオフに応じて、平滑回路２０は、第１のスイッチ回路１０から出力される電流を平滑化する。 - 特許庁

Nch transistors N1, N2, N3 to which resistance devices are inserted in series, are also prepared at a pull-down side of the driver 2 and configured to select ON resistance at an Nch transistor side and a resistance value of the resistance device.例文帳に追加

また、ドライバ２のプルダウン側においても、抵抗素子が直列に挿入されたＮｃｈトランジスタＮ１、Ｎ２、Ｎ３を用意し、Ｎｃｈトランジスタ側のＯＮ抵抗と抵抗素子の抵抗値とを選択可能に構成する。 - 特許庁

A drain of the D-type Nch MOS transistor DNT1 is connected to a drain of an E-type Nch MOS transistor NT1 of a first stage amplifying circuit 1, and a gate is connected to a low potential side power (ground electric potential) VSS.例文帳に追加

Ｄ型Ｎｃｈ ＭＯＳトランジスタＤＮＴ１は、ドレインが１段目の増幅回路１のＥ型Ｎｃｈ ＭＯＳトランジスタＮＴ１のドレインに接続され、ゲートが低電位側電源（接地電位）ＶＳＳに接続される。 - 特許庁

In an Nch trench power MOS transistor 80, a plurality of trench gates 40 are arranged in parallel to one another and in a stripe-like shape.例文帳に追加

ＮｃｈトレンチパワーＭＯＳトランジスタ８０は、複数のトレンチゲート４０がストライプ状に並列配置される。 - 特許庁

A feedback voltage Ve2 subjected to resistance division is inputted to the gate of the E-type Nch MOS transistor NT2.例文帳に追加

Ｅ型Ｎｃｈ ＭＯＳトランジスタＮＴ２のゲートには、抵抗分割された帰還電圧Ｖｅ２が入力される。 - 特許庁

In the case of the "High level", the control Nch MOS transistor NS1 is turned on and the NAND gate 2 is activated.例文帳に追加

制御用Ｎｃｈ ＭＯＳトランジスタＮＳ１は、“Ｈｉｇｈ”レベルの時にオンし、ＮＡＮＤゲート２が動作する。 - 特許庁

The Nch MOS transistors NMT 11 and NMT 12 form a differential pair for input of input signals.例文帳に追加

Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１及びＮＭＴ１２は差動対をなし、入力信号を入力する。 - 特許庁

The transistor resistance region 13 contains Nch transistor resistors MR1 to MR6 mounted in the P well 21.例文帳に追加

トランジスタ抵抗領域１３が、Ｐウェル２１の中に設けられたＮｃｈトランジスタ抵抗ＭＲ１〜ＭＲ６を含む。 - 特許庁

To provide a digital power amplifier using two Nch transistors of which the substrates are not separated as a power amplifying stage.例文帳に追加

基板分離しない２個のＮｃｈトランジスタを電力増幅段に用いたデジタル電力増幅器を実現する。 - 特許庁

The D-type Nch MOS transistor DNT2, which forms a differential pair with the D-type Nch MOS transistor DNT1, is connected to a drain of an E-type Nch MOS transistor NT2 of the first stage amplifying circuit 1, and a feedback voltage Ve1 outputted from a high-pass filter composed of a capacitor C2 and a resistor R4 is inputted to the gate.例文帳に追加

Ｄ型Ｎｃｈ ＭＯＳトランジスタＤＮＴ１とは差動対をなすＤ型Ｎｃｈ ＭＯＳトランジスタＤＮＴ２は、ドレインが１段目の増幅回路１のＥ型Ｎｃｈ ＭＯＳトランジスタＮＴ２のドレインに接続され、ゲートにコンデンサＣ２及び抵抗Ｒ４から構成されるハイパスフィルターから出力される帰還電圧Ｖｅ１が入力される。 - 特許庁

The reference voltage generating circuit 10 has the Nch transistor HN1 connected in a source follower and a pair of Pch transistors HP1 and HP2 connected in series between a source and ground of the Nch transistor HN1.例文帳に追加

基準電圧発生回路１０は、ソースフォロワ接続されたＮｃｈトランジスタＨＮ１と、このＮｃｈトランジスタＨＮ１のソースとＧＮＤとの間に直列接続された一対のＰｃｈトランジスタＨＰ1およびＨＰ２とを有している。 - 特許庁

A drain of the Nch MOS transistor NMT 12 is connected to gates of the NMT 11 of Nch MOS TRANSISTOR of the NMT12, NMT21, NMT22, NMT31, NMT32, NMT41, NMT42, NMT51, and NMT52.例文帳に追加

Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２のドレインは、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１、ＮＭＴ１２、ＮＭＴ２１、ＮＭＴ２２、ＮＭＴ３１、ＮＭＴ３２、ＮＭＴ４１、ＮＭＴ４２、ＮＭＴ５１、及びＮＭＴ５２のゲートに接続される。 - 特許庁

An optional number of the transistor resistors in the Nch transistor resistors MR1 to MR6 can be connected in the form of a series, parallel or serial-parallel combination between the Pch transistor MP1 and the Nch transistor MN1.例文帳に追加

Ｎｃｈトランジスタ抵抗ＭＲ１〜ＭＲ６のうち、任意の数のトランジスタ抵抗がＰｃｈトランジスタＭＰ１とＮｃｈトランジスタＭＮ１のドレイン間に直列、並列、あるいは直列並列組み合わせた形態で接続可能とされる。 - 特許庁

When a photo transistor 185 of a control circuit 118 receives the light of the photodiode 173, a transistor 118 of the control circuit 118 is turned on to cause a charge pump circuit 115 to raise a gate-source voltage of Nch-MOSFET111.例文帳に追加

制御回路１１８のフォトトランジスタ１８５が、フォトダイオード１７３の光を受光すると、制御回路１１８のトランジスタ１１８をオンにさせて、チャージポンプ回路１１５によりNch-MOSFET１１１のゲート−ソース間の電圧を上昇させる。 - 特許庁

A rotation number Nch of a current Im of an electric motor is calculated from the current Im and a voltage Vm of the electric motor driving the air pump (step S25), and the rotation speed Nch is compared with a target rotation speed Nobj (step S26).例文帳に追加

エアーポンプを駆動する電気モータの電流Ｉｍおよび電圧Ｖｍから該電気モータの電流Ｉｍの回転数Ｎｃｈを算出し（ステップＳ２５）、この回転数Ｎｃｈを目標回転数Ｎｏｂｊと比較する（ステップＳ２６）。 - 特許庁

The DC-DC converter comprises a coupling capacitance between a power supply voltage VB and the source of a high side nch transistor FET1, and has a switch part connected between the source of a high side nch transistor FET2 and a ground potential.例文帳に追加

ＤＣ−ＤＣコンバータは、電源電圧ＶＢとハイサイドｎｃｈトランジスタＦＥＴ１のソースとの間にカップリング容量を備え、ハイサイドｎｃｈトランジスタＦＥＴ２のソースおよび接地電位の間にスイッチ部が接続される。 - 特許庁

This level shift circuit 30 is provided with a bias power source 1, a clamping circuit 2, an inverter INV1, an Nch MOS transistor MN1, an Nch MOS transistor MN2, a Pch MOS transistor MP3, and a Pch MOS transistor MP3.例文帳に追加

レベルシフト回路３０には、バイアス電源１、クランプ回路２、インバータＩＮＶ１、Ｎｃｈ ＭＯＳトランジスタＭＮ１、Ｎｃｈ ＭＯＳトランジスタＭＮ２、Ｐｃｈ ＭＯＳトランジスタＭＰ３、及びＰｃｈ ＭＯＳトランジスタＭＰ３が設けられる。 - 特許庁

The NAND gate 2 comprises Pch MOS transistors P1, P2, and Nch MOS transistors N1, N2.例文帳に追加

ＮＡＮＤゲート２は、Ｐｃｈ ＭＯＳトランジスタＰ１、Ｐ２、及びＮｃｈ ＭＯＳトランジスタＮ１、Ｎ２から構成されている。 - 特許庁

As a result, the boost switching control is appropriately performed based on the number Nch of operating channels and the power supply voltage is more appropriately increased to the voltage V2 even when the number Nch of operating channels increases during the boost switching control.例文帳に追加

これにより、昇圧スイッチング制御中に動作チャネル数Ｎｃｈが増加したときでも動作チャネル数Ｎｃｈに基づいてより適正に昇圧スイッチング制御を実行して、より適正に電源電圧を電圧Ｖ２まで昇圧することができる。 - 特許庁

A drain potential of the Pch transistor 31 is maintained at a power source potential VDD, during an ON period of the Pch transistor 31, and a drain potential of the Nch transistor 32 is maintained at a grounding potential GND, during an ON period of the Nch transistor 32.例文帳に追加

さらに、Ｐｃｈトランジスタ３１のオン期間中は、該Ｐｃｈトランジスタ３１のドレイン電位を電源電位ＶＤＤに維持し、Ｎｃｈトランジスタ３２のオン期間中は、該Ｎｃｈトランジスタ３２のドレイン電位を接地電位ＧＮＤに維持する。 - 特許庁