「Pll」に関連した英語例文の一覧と使い方(53ページ目) - Weblio英語例文検索

To realize a PLL whose C/N is excellent by preventing the generation of a through current not by outputting control signal pulses to a charge pump at the same time and generating a phase difference signal to eliminate a dead zone even when phase difference between a reference signal and a comparison signal is small.例文帳に追加

チャージポンプヘの制御信号パルスを同時に出力させないで貫通電流の発生を防ぎ、かつ基準信号と比較信号の位相差が小さい場合でも位相差信号を発生して不感帯をなくし、Ｃ／Ｎの良いＰＬＬを実現できるようにする。 - 特許庁

After amplifying by a power amplifier 4 the local oscillation signal oscillated trough a PLL circuit 2 ad a VCO 3, the local oscillation signal is so outputted to a branching circuit 5 as to be destined for a receiving circuit or a transmitting circuit in response to the state of a mobile telephone.例文帳に追加

ＰＬＬ回路２およびＶＣＯ３から発振された局部発振信号を、電力増幅器４で増幅して分岐回路５に出力し、携帯電話の状態に応じて局部発振信号を受信回路または送信回路に出力する。 - 特許庁

This PLL circuit is provided with a differential control signal generator 2 for outputting three differential control signals, and a voltage-controlled oscillator for changing an oscillation frequency according to the differential control signals outputted from the section 2 to output a local oscillation signal fo.例文帳に追加

３つの差動制御信号を出力する差動制御信号生成部２と、差動制御信号生成部２が出力する差動制御信号に応じて発振周波数を変化させて局部発振信号ｆｏを出力する電圧制御発振器１とを備える。 - 特許庁

In the PLL circuit, a crystal oscillator 101 oscillates a reference signal and inputs the reference signal in a phase comparator 102, and the phase comparator 102 outputs a control pulse signal to a charge pump 103 according to a phase difference between an oscillation signal feedbacked by the phase comparator 102 and the reference signal.例文帳に追加

このＰＬＬ回路は、水晶発振器１０１が基準信号を発振して位相比較器１０２に入力し、位相比較器１０２がフィードバックされた発振信号と基準信号との位相差より、制御パルス信号をチャージポンプ１０３に出力する。 - 特許庁

The frequency deviation detection section 31 uses the known QPSK signal and a clock fed from a portable station oscillator 24 via a portable station PLL section 23 to detect a frequency deviation in a signal outputted from the portable station oscillator 24 and dives the frequency deviation to an integrator 30.例文帳に追加

周波数ズレ検出部３１は既知のＱＰＳＫ信号及び移動局発振器２４から移動局ＰＬＬ部２３を介して送られてくるクロックを用いて移動局発振器２４の周波数ズレを検出し、周波数ズレを積分器３０に送る。 - 特許庁

The switching part 88 switches the envelope detection part 83 to the synchronous detection part 83 when it is determined that a PLL is locked, when it is determined that a receiving state is stable and even when it is determined that there is adjacent interference.例文帳に追加

また、切替部８８は、ＰＬＬがロック状態であると判定した場合、受信状態が安定状態であると判定した場合や、隣接妨害があると判定した場合にも、包絡線検波部８４から同期検波部８３に切り替えることを特徴とする。 - 特許庁

A remodulation apparatus 30 reproduces the clock M on the transmission line using a clock reproduction section 32 that is one PLL circuit, and generates modulation clocks T', Q using clock frequency-dividing sections 33-1, 33-2 each of which is a circuit (e.g., counter) for dividing frequency by a factor of integer.例文帳に追加

再変調装置３０は、１つのＰＬＬ回路であるクロック再生部３２により伝送路のクロックＭを再生し、整数分の１に分周する回路（例えばカウンタ）であるクロック分周部３３−１，３３−２により変調用クロックＴ’，Ｑを生成する。 - 特許庁

If a current communication state is a reception state, and there is a spurious signal within a channel frequency, and reception power is less than a threshold value, a PLL setting change unit 24 increases the jitter of a clock CK, and if otherwise, it sets the jitter of the clock CK to normal.例文帳に追加

ＰＬＬ設定変更部２４は、現在の通信状態が受信状態であり、チャネル周波数内にスプリアスが存在し、受信電力が閾値に満たない場合、クロックＣＫのジッタを増加させ、それ以外の場合、クロックＣＫのジッタを通常設定にする。 - 特許庁

To provide a video format converting circuit for automatically controlling a video format converting part according to the video format of a transmitted video signal, and for switching the frequency-division ratio of a write side PLL circuit and the characteristics of a low-pass filter.例文帳に追加

送信されてきた映像信号の映像フォーマットに応じて自動的に映像フォーマット変換部の制御、書き込み側ＰＬＬ回路の分周比および低域通過フィルタの特性を切り換えることができる映像フォーマット変換回路を提供することである。 - 特許庁

Meanwhile, in the clock generating part 36 of the IC card 3, a PLL circuit 41 multiplies an external clock signal CLK, and a selector 44 and a clock generator 45 supply an internal clock signal ϕ of a multiplication factor corresponding to the value of the register 43 to the CPU 31.例文帳に追加

一方、ＩＣカード３のクロック生成部３６において、ＰＬＬ回路４１は、外部クロック信号ＣＬＫを逓倍し、セレクタ４３およびクロックジェネレータ４５は、システム構成レジスタ４３の値に応じた逓倍率の内部クロック信号φをＣＰＵ３１へ供給する。 - 特許庁

To provide a modulation apparatus and a modulating method that need not use huge reference tables, can be applied even to a conventional analog PLL modulation scheme, need not control timings with higher accuracy, can correct phase error with a high accuracy and that can be applied, even to communication systems using no amplitude modulations.例文帳に追加

膨大な参照テーブルを用いることなく、従来のアナログＰＬＬ変調方式にも適用でき、さらに高精度なタイミング制御が不要であるとともに精度良く位相誤差を補正することができ、振幅変調を行わない通信システムにも用いること。 - 特許庁

This can prevent the amount of Phase jump of a frequency division signal (Fdiv) 6 being the output signal of a variable frequency divider 2 from being increased, otherwise incurring deterioration in the noise characteristic of the PLL synthesizer, caused when an M value 14 being the frequency division ratio of the variable frequency divider 2 is switched.例文帳に追加

このことにより、ＰＬＬシンセサイザのノイズ特性の劣化を招く、可変分周器２の分周比であるＭ値１４が切り替った際の可変分周器２の出力信号である分周信号（Ｆdiv）６のＰhase jumpの量が大きくならないようにする。 - 特許庁

To provide a clock signal recovery circuit that enables synchronization discrimination section to prevent wrong synchronization discrimination due to a noise, so as to prevent operation in following to the noise and attain initial acquisition in a short time when no input data being received data are lost in a PLL for clock recovery.例文帳に追加

クロック再生のためのＰＬＬで、受信データである入力データがなくなった場合に、同期判定部において雑音による誤った同期判定を防止し、雑音に追従して動作することを防止すると共に、短時間で初期捕捉を可能とする。 - 特許庁

A free-run frequency adjusting circuit 23 generates a free-run frequency adjusting voltage Vcf based on the up-signal Sup and the down-signal Sdw, and supplies the generated voltage to the VCO 11, and the oscillation frequency of the VCO 11 is set within the PLL lead-in range.例文帳に追加

そのアップ信号Ｓｕｐおよびダウン信号Ｓｄｗによって、フリーラン周波数調整回路２３でフリーラン周波数調整電圧Ｖｃｆを生成し、ＶＣＯ１１に供給して、ＶＣＯ１１の発振周波数をＰＬＬ引き込み範囲内に設定する。 - 特許庁

The hold circuit 19 is equipped with a low-pass filter, when the signal level of the OFT signal is in the H level, which removes the RF component of the frequency signal outputted from a PLL circuit 35, and supplies only the low frequency component to a driver 17 via an LPF18.例文帳に追加

ホールド回路１９は、ローパスフィルタを備え、ＯＦＴ信号の信号レベルがＨレベルのとき、ＰＬＬ回路３５から出力された周波数信号の高周波成分を除去して、低周波成分のみを、ＬＰＦ１８を介してドライバ１７に供給する。 - 特許庁

The PLL circuit has a voltage control oscillator 14 for generating the feedback clock signal of a frequency corresponding to a control amount, and a differential control circuit 18 for detecting a phase difference between an input signal and the feedback clock signal and outputting the control amount corresponding to the phase difference.例文帳に追加

ＰＬＬ回路は、制御量に応じた周波数の帰還クロック信号を生成する電圧制御発振器１４と、入力信号と帰還クロック信号の位相差を検出して、位相差に応じた制御量を出力する差分制御回路１８とを有する。 - 特許庁

To provide a semiconductor device that can realize high-speed operation and low power consumption by building up a PLL circuit, that employs ring oscillators of a plurality of stages to generate a latch clock signal with a frequency of a plurality of multiple, without multiplying an input clock signal.例文帳に追加

入力クロック信号を逓倍せず、複数段のリングオシレータによって複数倍の周波数のラッチクロック信号を生成するＰＬＬ回路を構築して、高速動作および低消費電力化を実現することができる半導体装置を提供する。 - 特許庁

A reproducing signal read from a disk unit is corrected to have a specified channel characteristic by a band limit filter and an equalizer and, then, read by an A/D converter by the timing of a synchronous clock which is generated by a PLL circuit as a digital signal Xi.例文帳に追加

ディスク装置から読み出された再生信号は、帯域制限フィルタおよび等化器によって特定のチャネル特性となるように補正された後、ＰＬＬ回路により生成した同期クロックのタイミングでＡ／Ｄ変換器によりデジタル信号ｘ__iとして読み込む。 - 特許庁

This decimal frequency division type PLL frequency synthesizer comprises inside a phase comparator, a gate delay element which operates as a ring oscillator, when it attempts to lock to a predetermined frequency and operates as a dead zone preventing delay element, when decimal frequency division operation is carried out.例文帳に追加

位相比較器内に、所定の周波数にロックしょうとする時にはリングオシレータとして動作し、小数点分周動作のときは不感帯防止用遅延素子として動作するゲート遅延素子、を備えた小数点分周方式ＰＬＬ周波数シンセサイザ。 - 特許庁

An A system clock generator 2 and a B system clock generator 3 in the duplex configuration of the active system and the standby system are provided while having oscillators 4 and 9, selectors 5 and 10, phase-locked loop (PLL) circuits 6 and 11, output gates 7 and 12 and system switching control circuits 8 and 13.例文帳に追加

発振器４，９、セレクタ５，１０、ＰＬＬ（位相同期ループ）回路６，１１、出力ゲート７，１２、系切替制御回路８，１３を有する運用系と予備系の二重化構成のＡ系クロック発生装置２、Ｂ系クロック発生装置３を備える。 - 特許庁

A modulation waveform generating section 20 generates a tangent waveform or a tangent+triangular waveform, as an SSCG modulation waveform and provides an oscillator (VCO) 15, with a signal, in which the SSCG modulation waveform is combined with the output of a low-pass filter 14 of a PLL loop.例文帳に追加

変調波形生成部２０は、ＳＳＣＧ変調波形として、ｔａｎ波形またはｔａｎ＋三角波を生成し、ＰＬＬループの低域パスフィルタ１４の出力に、該ＳＳＣＧ変調波形を合成した信号を発振器（ＶＣＯ）１５に与える。 - 特許庁

To solve a problem in which the sampled value of ICLK becomes unstable with a slight change in a DATA duty ratio, and the malfunction of a PLL circuit occurs when a phase control is carried out on the basis of the result of a phase comparison between input signal DATA and clock signal ICLK.例文帳に追加

入力信号ＤＡＴＡとクロック信号ＩＣＬＫとの位相比較結果に基づいて位相制御を行うと、ＤＡＴＡのデューティ比の僅かな変化に対して周波数検出の際のＩＣＬＫのサンプリング値が不安定となり、誤動作が生じる。 - 特許庁

To exactly estimate OH reference position of a synchronization signal by the digital process from AD-converted video signal and utilize the result for a digital video signal process in the latter stage or reflect it as error signals to a PLL, thereby making sampling points coincide with a synchronizing reference point.例文帳に追加

Ａ／Ｄ変換されたビデオ信号からデジタル処理により同期信号の０_Ｈ基準位置を正確に推定し、その結果を後段のデジタル映像信号処理に利用したり、ＰＬＬへの誤差信号として返し、同期の基準点にサンプリング点を一致させること。 - 特許庁

To provide a microcomputer capable of selecting the operational/non-operational state of a DLL (Delay Locked Loop), equalizing a reset release timing especially even if either a PLL (Phase Locked Loop) or the DLL is used, and generating a long reset release waiting time internally when using the DLL.例文帳に追加

ＤＬＬの動作／非動作を選択でき、特にＰＬＬ、ＤＬＬのどちらを使う場合でもリセット解除タイミングを同じにすることができ、またＤＬＬを使用する場合の長いリセット解除待ち時間を内部で生成することができるマイクロコンピュータを提供する。 - 特許庁

When the standby state is returned to an active state, an unstable clock signal which is caused when the clock of the PLL circuit 54 is unstable is not given to an internal circuit 62, and information on a latch circuit 66 contained in the internal circuit 62 is retained.例文帳に追加

待機状態から活性状態に復帰する際に、ＰＬＬ回路５４のロックが不安定なことに起因する不安定なクロック信号が内部回路６２に与えられることがなく、内部回路６２が含んでいるラッチ回路６６の情報は保持される。 - 特許庁

A 1st PLL circuit 100 receives a flyback pulse VFB for a reference signal to output a clock signal CLK 1 and a delay circuit 200 outputs a flyback delay signal VFBD having a prescribed delay time corresponding to a horizontal movement amount on the screen.例文帳に追加

第１ＰＬＬ回路１００はフライバックパルスＶＦＢを基準信号として受信してクロック信号ＣＬＫ１を出力し、遅延回路２００は画面上の水平移動量に対応する所定の遅延時間を有するフライバックディレイ信号ＶＦＢＤを出力する。 - 特許庁

A frequency dividing ratio of a PLL circuit 16A is controlled with a control part 13 to adjust a clock frequency from a view of controlling a harmonic frequency of the harmonic 17S of the clock signal 16S giving influence on the receiving signal to coincide with a receiving carrier frequency.例文帳に追加

制御部１３により、受信信号に影響を与えるクロック信号１６Ｓの高調波１７Ｓが持つ高調波周波数が、受信搬送波周波数と一致するように、ＰＬＬ回路１６Ａの分周比を制御して前記クロック周波数を調整する。 - 特許庁

Then the other switch circuit of the selecting circuit 21 connects a PLL circuit 7 to the control terminal 18 and a power supply control circuit 22 for intermediate- frequency disconnects a circuit composed of an intermediate-frequency amplifier 9 and a mixer 10 from a power line VDD.例文帳に追加

また、中間周波用電源制御回路２２は中間周波増幅器９およびミキサー１０で構成される回路を電源ラインＶＤＤから切り離し、復調回路電源制御回路２３は復調回路１３を電源ラインＶＤＤから切り離す。 - 特許庁

A current supply circuit 14 for outputting a current Id which is increased with a time indicating a phase difference between the delay amount and the advance amount of a comparison output in a phaser comparator 13 is arranged between the phase comparator 13 and the loop filter 15 in the PLL circuit.例文帳に追加

位相比較器１３の比較出力の遅れ量或いは進み量の位相差を示す時間とともに増加する電流Ｉｄを出力する電流供給回路１４を、ＰＬＬ回路の位相比較器１３とループフィルタ１５との間に設ける。 - 特許庁

In the integrated circuit IC 20, provided with a PLL IC 6 for configuring part of a frequency synthesizer circuit, a limiter circuit 16 that configures a part of a reception circuit, and a 2nd mixer 14, a transistor(TR) switch 19 is connected between a signal line for an RSSI signal (2) and a ground.例文帳に追加

周波数シンセサイザ回路の一部を構成するＰＬＬ ＩＣ６と、受信回路の一部を構成するリミッタ回路１６および第２ミキサ１４とを含むＩＣ２０において、ＲＳＳＩ信号 の信号線とグランドとの間にトランジスタスイッチ１９を接続する。 - 特許庁

The current of the constant current circuits 34, 35 is controlled in response to the current of a load circuit 33, and the current of the load circuit 33 is controlled by a PLL circuit including a phase comparator circuit 22, a loop filter 23, an LPF 24, an operational amplifier 30, and an FET 32.例文帳に追加

定電流回路３４，３５の電流が、負荷回路３３の電流に応じて制御され、負荷回路３３の電流が、位相比較回路２２、ループフィルタ２３、ＬＰＦ２４、演算増幅器３０、ＦＥＴ３２を含むＰＬＬ回路によって制御される。 - 特許庁

Since the wobble signal is obtained by detecting a wobble formed by a fixed period with respect to a track of the disk, the operation of the PLL circuit based on periodic error detection performs pull-in operation so as to synchronize with the wobble period.例文帳に追加

ウォブル信号は、ディスクのトラックに対して一定周期により形成されたウォブルを検出して得られるものであるから、周期誤差検出に基づいたＰＬＬ回路の動作としては、ウォブル周期に同期するようにして引き込み動作を行うことになる。 - 特許庁

To solve a problem that it is very difficult to securely complete the burst period synchronization in a specified time until REVERB signal transmitting completion due to the necessity of a comparatively long time for especially PLL synchronization if a long time passes after the stop of communications.例文帳に追加

通信を停止してからの時間が長いと特にＰＬＬの同期に比較的長時間を要するため、上述したようにＲＥＶＥＲＢ信号送出終了までの所定時間内に確実にバースト周期同期を完了することが非常に困難である。 - 特許庁

A CPU 6 allows an RSSI measurement section 12 to measure a reception radio wave level from the base station, and a PLL synthesizer 10 is set to a normal lock mode from the next communication slot to ensure communication quality in a low reception level environment that is at a setting value or smaller to a memory 5.例文帳に追加

ＣＰＵ６は、ＲＳＳＩ計測部１２に基地局からの受信電波レベルを計測させ、メモリ５への設定値以下の低受信レベル環境では、通信品質を確保するために、次の通信スロット以降、ＰＬＬシンセサイザ部１０を通常ロックモードとする。 - 特許庁

In the multiscreen display device, a pixel clock 107 output from a phase shifter 5 which matches the phase of a pixel clock 106 generated by a PLL 4 with data of a digital video signal reproduced by a digital interface receiver circuit 1 is used as the pixel clock of a digital interface transmitter circuit 2.例文帳に追加

ＰＬＬ４で生成された画素クロックをデジタルインターフェースレシーバ回路１で再生されたデジタル映像信号１０１のデータに位相を合わせる移相器５により出力される画素クロック１０７をデジタルインターフェーストランスミッタ回路２の画素クロックとして用いる。 - 特許庁

And in the reception side circuit 3, a phase of an output signal PLL_OUT is made to be synchronized to the phase of the data signal and the command signal by controlling the phase of the output signal PLL_OUT received by a PLL 12 based on the synchronous pattern received by a receiver 10R.例文帳に追加

そして、受信側回路３では、ＰＬＬ１２が、出力信号ＰＬＬ＿ＯＵＴの位相を、受信器１０Ｒによって受信した同期パターンに基づいて制御することにより、出力信号ＰＬＬ＿ＯＵＴの位相を上記データ信号およびコマンド信号の位相に同期させる。 - 特許庁

The AND gate circuit 31 is controlled with a +6 V on-signal indicating the power supply of +6 V and stops supplying the inverter circuit driving pulse from the PLL 20 to the back light inverter circuit 32 when no electric power is supplied to the back light inverter circuit 32.例文帳に追加

ＡＮＤゲート回路３１は、＋６Ｖの電源供給を指示する＋６ＶＯＮ信号により制御され、バックライトインバータ回路３２に電源が供給されていない場合に、ＰＬＬ２０からバックライトインバータ回路３２へのインバータ回路駆動パルスの供給を停止させる。 - 特許庁

To establish a method for accurately estimating PLL jitter amount in an optional pin layout or operating state within a short period of time based on simultaneously operating signal noise caused resulting from input and output of input and output signal to a plurality of pins in a semiconductor device such as FPGA.例文帳に追加

ＦＰＧＡ等の半導体装置において、その複数のピンに入出力信号が入出力することで発生する同時動作信号ノイズに基づき、任意のピン配置や動作状態におけるＰＬＬジッタ量を、短時間でかつ精度良く見積る方法を確立する。 - 特許庁

To provide a phase holding type PLL circuit which can reduce a locking time by starting the following operation of a voltage-controlled oscillator in a direction where correct locking to a reference clock of a changed frequency is possible in the case of stopping the reference clock and thereafter restarting it with the frequency changed.例文帳に追加

基準クロックを停止させた後、周波数を変更して再開させた場合に、周波数の変更された基準クロックに正しくロックできる方向に電圧制御発振器の追従動作を開始させることができ、ロックタイムを短縮することができる位相保持型ＰＬＬ回路を提供する。 - 特許庁

To provide a PLL synthesizer monitor means by which a power supply device side employing a simple circuit and apart from a converter can detect reduction in supplied power resulting from reduction in the power consumption of the converter and can easily discriminate the occurrence of out of synchronism and to provide an LNB unit adopting the method.例文帳に追加

簡易な回路で、コンバータ機器から離れた電源機器側でコンバータ機器の消費電力の減少から供給電力の減少を検知すると共に同期外れを容易に判断可能なＰＬＬシンセサイザ監視方法及びその方法を用いたＬＮＢ装置を提供する。 - 特許庁

The PLL circuit is provided with a phase comparator 1, a charge pump 2, a loop filter 3, a voltage controlled oscillator 4 and a frequency divider 5, the frequency divider 5 is configured using CMOS logic circuits, and the phase comparator 1 and the charge pump 2 are configured using ECL circuits loaded with bipolar transistors.例文帳に追加

ＰＬＬ回路が、位相比較器１、チャージポンプ２、ループフィルタ３、電圧制御発振器４及び分周器５を備えており、ＣＭＯＳロジック回路を用いて、分周器５を構成し、バイポーラトランジスタを搭載しているＥＣＬ回路を用いて、位相比較器１及びチャージポンプ２を構成している。 - 特許庁

To provide a PLL synthesizer which can bring the frequency of a frequency dividing signal in which the frequency of an oscillation signal is divided into coincidence with the frequency dividing frequency of a reference signal rapidly, even if a difference between an operating frequency and a setting frequency is large.例文帳に追加

動作周波数と設定周波数との差が大きくても、発振信号の周波数を分周した分周信号の周波数を基準信号の周波数の分周周波数に高速に一致させることができるＰＬＬシンセサイザを提供することを目的とする。 - 特許庁

The PLL circuit is a closed loop circuit and therefore, if the slight sine wave subjected to the frequency modulation by the down conversion presence identification information outside the closed loop characteristic band from the outside is added thereto, the signal becomes disturbance and the clock subjected to the frequency modulation in the edge portion according to the sine wave is outputted.例文帳に追加

ＰＬＬ回路は閉ループ回路であるから、外部から閉ループ特性帯域外のダウンコンバート有無識別情報で周波数変調された微少な正弦波を加えるとその信号は外乱となり、エッジ部分が正弦波に応じて周波数変調されたクロックが出力される。 - 特許庁

In the PLL unit 18, the transmission wave at an output terminal 185 is fed back to a phase comparator 182 via a frequency divider 186, and the phase comparator 182 detects a phase difference between a signal from the DDS 14 received via an R counter 181 and a signal from the frequency divider 186.例文帳に追加

ＰＬＬ装置１８では、出力端子１８５の送信波が分周器１８６を介して位相比較器１８２へ帰還されるとともに、位相比較器１８２は、Ｒカウンタ１８１を経て入力されるＤＤＳ１４からの信号と分周器１８６からの信号との位相差を検出する。 - 特許庁

A cycle timer 27 generates a time stamp on the basis of a clock generated by a clock generation circuit 28 being independent of a system clock outputted by a PLL 7A included by an AV decoder 7, and the time stamp is added to a TS packet in a receiver 22 and recorded on a hard disk 42.例文帳に追加

サイクルタイマ２７では、ＡＶデコーダ７が内蔵するＰＬＬ７Ａが出力するシステムクロックとは独立の、クロック発生回路２８が発生するクロックに基づいて、タイムスタンプが生成され、レシーバ２２において、そのタイムスタンプが、ＴＳパケットに付加されて、ハードディスク４２に記録される。 - 特許庁