「Retiming」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

An input signal is retimed by a positive clock of a voltage controlled oscillator 6-5 at a first retiming means 1-11, and a delay phase from the input signal of the positive clock is detected at a delay phase detecting means 1-12 of the positive clock.例文帳に追加

第１リタイミング手段１−１１で入力信号を電圧制御発振器６−５の正相クロックでリタイミングし、正相クロック遅れ位相検出手段１−１２で正相クロックの入力信号からの遅れ位相を検出する。 - 特許庁

Using a 1/2-frequency divider 10 for re-timing the phase of a write clock with a read clock to facilitate phase determination, a D-FF 11 conducts retiming the 1/2-divided write clock with the read clock, to generate a counting clock of a programmable counter 12.例文帳に追加

書き込みクロックの位相を読み出しクロックでリタイミングして位相判定を容易にする１／２分周器１０を使用し、この１／２分周した書き込みクロックをＤ—ＦＦ１１で読み出しクロックにてリタイミングし、プログラマブルカウンタ１２のカウント用クロックを生成する。 - 特許庁

This storage device 10 is provided with a retiming circuit 17 which inputs the outputs of principally, an FIFO(first-in, first-out) type storage circuit 16, the majority decision circuit 18, and a storage circuit 16 and inputs its output to the storage circuit 16 and majority decision circuit 18.例文帳に追加

記憶装置１０は、主としてＦＩＦＯ型の記憶回路１６、多数決判定回路１８及び記憶回路１６の出力を入力とし、出力を記憶回路１６及び多数決判定回路１８に入力するリタイミング回路１７を備える。 - 特許庁

Phase difference between the positive phase signal and the negative phase signal is corrected by retiming the positive phase signal and the negative phase signal, inputted from the prestage circuit to the next stage circuit through the transmission line, at each flip-flop.例文帳に追加

上記伝送路を経由して上記前段回路から上記次段回路に入力される上記正相信号および上記逆相信号を上記各フリップフロップでリタイミングすることにより上記正相信号と上記逆相信号との位相差を補正する。 - 特許庁

A CPU 18 reports a value closer to a slowest retiming Tlast among received signals from each base station in the above time difference TDHO and a value to/from which a round unit by one symbol is added/subtracted as time difference information of the reception timing of the perch channel.例文帳に追加

ＣＰＵ１８は前出の時間差Ｔ_DH_O の値とその値に１シンボル分の丸め単位を増減した値のうち、各基地局からの受信信号のうち最も遅い受信タイミングＴ_lastに近い方の値を、とまり木チャネルの受信タイミングとの時間差情報として基地局に報告する。 - 特許庁

A semiconductor integrated circuit has a timing setting means (SSCR2) capable of setting the assertion timing and negation timing of a chip select signal, and a retiming means 80 capable of changing the assertion timing and negation timing of the chip select signal in relation to a transfer clock signal according to the setting content.例文帳に追加

チップセレクト信号のアサートタイミング及びネゲートタイミングを設定可能なタイミング設定手段（ＳＳＣＲ２）と、その設定内容に基づいて、上記チップセレクト信号のアサートタイミング及びネゲートタイミングを転送用クロック信号との関係で変更可能なタイミング変更手段（８０）とを設ける。 - 特許庁

A reset pulse output control circuit 14 outputs no reset pulse to a retiming circuit 9 when a synchronization establishing signal 8-02 being an output of a DPLL 8 is set in the case that a reset circuit 13 outputs the reset pulse because the transmission pause time Ta is shorter than the signal delay time Td.例文帳に追加

リセットパルス出力制御回路１４は、伝送休止時間Ｔａが信号遅延時間Ｔｄよりも短かくなったために、リセット回路１３からリセットパルスが出力されたときにＤＰＬＬ８の出力である同期確立信号８−Ｏ２がオンであると、リセットパルスをリタイミング回路９に出力しない。 - 特許庁

Each of clock generating means 121-123 in a reception circuit 12 detects a phase difference between a received data signal and the received fastest clock signal, generates a phase information signal and selects a forward phase or a backward phase of the received fastest clock signal according to a logic level of the generated phase information signal, thereby generating a generation clock signal of a pseudo frequency of a data signal for retiming the data signal.例文帳に追加

受信回路１２内のクロック生成手段１２１〜１２３は、受信したデータ信号と受信した最速クロック信号との位相差を検出して位相情報信号を生成し、その位相情報信号の論理レベルに応じて、受信した最速クロック信号の正相又は逆相を選択することにより、データ信号をリタイミングするためのデータ信号の擬似的な周波数の生成クロック信号を生成する。 - 特許庁