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addersを含む例文一覧と使い方
該当件数 : 272件
Adders summing inputs signals of 2 channels are adopted for the adders of the mixing section 32.例文帳に追加
加算器は例えば2チャンネルの入力信号を加算するものを用いる。 - 特許庁
A third storage area (871) is coupled to the adders (850 and 851).例文帳に追加
第3の記憶領域(871)が加算器(850、851)に結合される。 - 特許庁
The adaptive filter includes adders (530, 540) and an adaptive estimator (510).例文帳に追加
適応フィルタは、加算器(530、540)と適応推定器(510)とを含む。 - 特許庁
The ΔΣ modulator includes integrators I1-I5, and adders A1-A5.例文帳に追加
ΔΣ変調器は、積分器I1〜I5と、加算器A1〜A5等を含む。 - 特許庁
An adder tree consisting of a plurality of adders sums outputs of the inverting circuit.例文帳に追加
複数の加算器からなる加算器ツリーが、反転回路の出力を合計する。 - 特許庁
Moreover, a core ring 22 is inserted between the first and the second adders if necessary.例文帳に追加
さらに、必要なら第1と第2の加算器の間にコアリング器22を挿入する。 - 特許庁
A first adder is composed of adders 25 and 26 for inputting most significant elements by digits and adders 21-24 for inputting the other element by digits.例文帳に追加
第1の加算器は、最上位の要素が桁別に入力される加算器25,26と、それ以外の要素が桁別に入力される加算器21〜加算器24とで構成される。 - 特許庁
The output side of all adders of an arithmetic and logic unit is connected with a multiplexer.例文帳に追加
算術論理ユニットの全加算器の出力側は、マルチプレクサに接続されている。 - 特許庁
Adders 2, 3 cumulatively add the I-phase signal and the Q-phase signal by bit timing.例文帳に追加
加算器2,3はI相信号,Q相信号をビットタイミングにて累積加算する。 - 特許庁
Adders 20 and 21 calculate the center position of a special effect from a sequential lead address.例文帳に追加
シーケンシャルリードアドレスから、加算器20と加算器21によって、特殊効果の中心位置を求める。 - 特許庁
This digital FIR filter having multiplication by a filter coefficient replaced with shifters and adders or subtracters is provided with a delay unit between the adders or subtracters.例文帳に追加
ディジタルFIRフィルタであって、フィルタ係数の乗算をシフト器と加算器又は減算器とで置き換えているものにおいて、前記加算器又は減算器間に遅延器を設けて構成する。 - 特許庁
In this stereo demodulation circuit, a switch circuit 18 is provided between amplifiers 13 and 14 and adders 10 and 16.例文帳に追加
増幅器13,14と加算器10,16の間にスイッチ回路18が設けられている。 - 特許庁
In adders C1-C5, spread signals of the number selected by the sections B1-B5 are multiplexed.例文帳に追加
加算器C1、………、C5では、選択部B1、………、B5により選択された数の拡散信号が多重される。 - 特許庁
The signals are also supplied by a signal generating section 12 to the adders 13-1 to 13-3.例文帳に追加
加算器13−1乃至13−3には、信号発生部12からも信号が供給される。 - 特許庁
Then signals from the adders 3, 4 are extracted respectively at output terminals 8, 9.例文帳に追加
そしてこれらの加算器3、4からの信号がそれぞれ出力端子8、9に取り出される。 - 特許庁
The initial reflection sound signals are given to adders 21-24, which provide the signal to original audio source signals.例文帳に追加
これらの初期反射音信号は、加算器21〜24により元のオーディオソース信号に付与される。 - 特許庁
A phase shifter 60 applies phase shift to the output signals of adders, and the output signals are added by an adder 70.例文帳に追加
移相器60は加算器の出力信号に位相シフトを施し、加算器70で加算する。 - 特許庁
To construct a nyquist filter for digital modulation without needing many multipliers and adders.例文帳に追加
ディジタル変調用ナイキストフィルターにおいて、多くの乗算器、加算器を必要とせずに構成する。 - 特許庁
We also present two types of 4-bit carry look-ahead adders and their minimum tests. 例文帳に追加
また,我々は,2つのタイプの4ビット桁上げ先見加算器と,それらのミニマム・テストを提示します. - コンピューター用語辞典
Such fundamental processing units consume less area than conventional separate multipliers and adders.例文帳に追加
そのような基本処理ユニットは、従来の別々の乗算器および加算器より少ない領域を消費する。 - 特許庁
The differentiators 1 are provided with capacitance elements connected between the buffers B1,... and the adders 2.例文帳に追加
微分器1には、出力バッファB1、…と加算器2との間に接続された容量素子が設けられている。 - 特許庁
Output terminals of output buffers B1,... are connected with input terminals of respective differentiators 1 and adders 2.例文帳に追加
出力バッファB1、…の出力端に微分器1及び加算器2の入力端が接続されている。 - 特許庁
A limiter amplifier 5 amplifies a voltage difference between the outputs of the 1st and 2nd adders 4a, 4b.例文帳に追加
リミッタ増幅器5は第1および第2の加算器4a,4bの出力の差電圧を増幅する。 - 特許庁
Simulation signals to be output from each of the filters are subtracted from input signals by adders 13, and 19.例文帳に追加
それぞれの出力する模擬信号を加算器13と加算器19で入力信号から差し引く。 - 特許庁
Adders 3a-3d and registers 4a-4d integrate the output from the comparator circuits 2a-2d.例文帳に追加
この比較回路2a〜2dの出力が加算器3a〜3dとレジスタ4a〜4dによって積算される。 - 特許庁
Binarization circuits 7 and 6 binarize output signals A+D and B+C from the adders 4 and 5.例文帳に追加
2値化回路7,6は、加算器4,5からの出力信号A+D,B+Cをそれぞれ2値化する。 - 特許庁
The multiple-precision arithmetic device 110 of this invention includes a plurality of multi-bit adders 120 connected in series.例文帳に追加
本発明の多倍長演算装置110は、直列接続される複数の多ビット加算器120を含む。 - 特許庁
Then, by adders 3 and 4, a difference between a sampling point S2 at the center and the adjacent two points is obtained.例文帳に追加
そして、加算器3、4によって、中央のサンプリングポイントS2と、その隣接する2つのポイント間の差分を取る。 - 特許庁
From adders 17 and 18, a residual signal e and a whitened residual signal ew are output respectively.例文帳に追加
加算器17,18から、それぞれ残差信号eと白色化された残差信号ewが出力される。 - 特許庁
Prediction voices of each stage are synthesized by switches 204, 213,... and adders 203, 212,... and outputted.例文帳に追加
各段の予測音声は、スイッチ204、213、・・・及び加算器203、212、・・・によって合成されて出力される。 - 特許庁
To achieve high-speed computation even when using a plurality of adders for adding two values of two bits or more.例文帳に追加
2ビット以上の2つの値を加算する複数の加算器を用いる場合であっても高速に演算すること。 - 特許庁
This absolute value comparison circuit is configured of half wave rectifying circuits 1a to 1e and adders 3a to 3d.例文帳に追加
本発明の絶対値比較回路は、半波整流回路1a〜1eおよび加算器3a〜3dで構成される。 - 特許庁
At least digital attenuators DATL1, DATR1, DATSL1, DATSR1, DATC1, DATSW1 and digital adders ADDL, ADDR, ADDSL, ADDSR are provided in a main transmission path of each channel.例文帳に追加
各チャンネル毎の主伝送経路中に、少なくともデジタルアッテネータDATL1,DATR1,DATSL1,DATSR1,DATC1,DATSW1とデジタル加算器ADDL,ADDR,ADDSL,ADDSRを設ける。 - 特許庁
This filter comprises an impulse generation circuit 10, coefficient selectors 601, 602, to 60m and adders 701, to 70m-1.例文帳に追加
インパルス発生回路10と、係数選択器60_1、60_2、…60_mと、加算器70_1、…70_m-1とにより構成されている。 - 特許庁
Adders 140-1 to 140-3 add outputs of the multipliers 131-136 to generate transmission signals.例文帳に追加
加算部140−1〜140−3は、乗算部131〜136の出力を加算し、送信信号を生成する。 - 特許庁
A counter 6 whose count is updated for each sampling period outputs the count to adders 7, 8 as a base address CNT.例文帳に追加
カウンタ6は、1サンプリング周期毎にカウント値を更新し、該カウント値をベースアドレスCNTとして出力する。 - 特許庁
Adders 6x, 6z add the amounts of movement commanded and the amounts of correction commanded to drive motors 5x, 5z.例文帳に追加
加算器6x,6zでは、移動指令量と補正指令量を加算して各モータ5x,5zを駆動する。 - 特許庁
The adders 3, 4 add an I-ch signal, a Q-ch signal, and an integral signal to subtract the offsets.例文帳に追加
加算器3、4はI−ch信号、Q−ch信号と積分信号とを加算することで、オフセット分を減算する。 - 特許庁
Output values of the adders have the effect of receiving data phase-turn by 0 and +π/4 by -π/4 inside a single symbol.例文帳に追加
この加算器の出力値は、受信データを1シンボル内に0、+π/4を、−π/4だけ位相回わした効果を持つ。 - 特許庁
Adders 28, 30 and 32 generate a present amplitude and phase, and adding results are returned to the parameter register to be stored.例文帳に追加
加算器(28、30、32)が現在の振幅と位相を発生し、加算結果はパラメータレジスタに戻されて記憶される。 - 特許庁
The multiplication results of the multipliers J1, J2... are added by adders K1, K2... to the cumulative values of multiplication results obtained so far.例文帳に追加
乗算器J1,J2,…による乗算結果を、それまでの乗算結果の累積値と加算器K1,K2,…で加算する。 - 特許庁
The units 1, 2 and the adders 5, 6, 7 and 8 are operated by master- slave relation and a Viterbi decoder with satisfactory accuracy is realized.例文帳に追加
積和演算器1,2と加算器5,6,7,8は、マスタ・スレーブの関係で動作し、精度が良いビタビ復号器が実現する。 - 特許庁
Adders 600-1 and 600-2 add the respective generated expected values and the replica of the received signal is generated.例文帳に追加
加算器600−1,600−2は、生成されたそれぞれの期待値を加算し、受信信号のレプリカを生成する。 - 特許庁
Weighing adders 5I and 5Q generate two analog signals by weighing and adding these two sets of logical values.例文帳に追加
重み付け加算器5I及び5Qは、これら2組の論理値を重み付けして加算し、2つのアナログ信号を生成する。 - 特許庁
The n pieces of group received signals after the delay processing are input in an FFT (Fast Fourier Transform) analysis part 48 via adders 44 and 46.例文帳に追加
遅延処理後のn個のグループ受信信号は加算器44,46を経てFFT解析部48に入力される。 - 特許庁
To embody a low-power and high-speed digital filter by minimizing the number of adders used for embodying the digital filter.例文帳に追加
デジタルフィルタの具現に用いられる足し算器数を最小化して高速及び低電力のデジタルフィルタを具現すること。 - 特許庁
Adders 58-66 and coefficient units 68-76 calculate an arithmetic mean of a plurality of directions passing through the target pixel.例文帳に追加
加算器58〜66及び係数器68〜76は、注目画素を通る複数の方向の相加平均値を算出する。 - 特許庁
Adders 4 and 5 adds together light receiving signals from two sets of light receiving cells located on the diagonal line of the light receiving part 1.例文帳に追加
加算器4,5は、受光部1の対角上に位置する2組の受光セルからの受光信号をそれぞれ加算する。 - 特許庁
Adders 204, 205 perform addition by inputting either addition result outputs 200a-203a or the multiplication result outputs 100c, 101c, 106c, 107c.例文帳に追加
加算器204,205は、加算結果出力200a〜203aか乗算結果出力100c,101c,106c,107cかを入力として加算を行う。 - 特許庁
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