「adders」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

Meanwhile, the SPDIF signal from an SPDIF transmission circuit 270 is in-phase transmitted by adders 571 and 572 and is received by an adder 460, to be supplied to an SPDIF receiving circuit 170.例文帳に追加

ＳＰＤＩＦ送信回路２７０からのＳＰＤＩＦ信号は、加算器５７１および５７２によって同相伝送され、加算器４６０によって受信されてＳＰＤＩＦ受信回路１７０に供給される。 - 特許庁

A data processing method stores input data (12) in a plurality of buffers (2 to 5), adds them by adders (22 to 24), and stores and shifts them in a shift register 25 to create smoothed data 25a.例文帳に追加

本発明によるデータ処理方法は、入力データ（１２）を複数のバッファ（２〜５）に格納した後に各加算器（２２〜２４）で加算した後にシフトレジスタ（２５）に格納してシフトすることにより平滑データ（２５ａ）を得る方法である。 - 特許庁

Adders 221, 222 and the like add the component v*_3 to each phase voltage command value (fundamental component), to generate the command values v*_u, v*_v, v*_w which correspond to the phase voltages to be applied to a motor 6.例文帳に追加

加算器２２１、２２２等は、第３次高調波成分ｖ^*_3を各相電圧指令値（基本波成分）に加算することにより、モータ６に印加すべき相電圧に対応する指令値ｖ^*_u、ｖ^^*_v、ｖ^*_wを生成する。 - 特許庁

To provide a DC offset elimination circuit that can eliminate a DC offset that is a problem of a CIC(Cascade Integrator-Comb) filter with a simple configuration adopting only adders without the use of multipliers causing the configuration to be complicated.例文帳に追加

複雑な構成である乗算器を使用せずに加算器のみの簡易な構成で、ＣＩＣフィルタの問題点であるＤＣオフセットを除去するＤＣオフセット除去回路を提供することを目的とする。 - 特許庁

A signal output 14 and a signal output 15 are added by an adder 28, a phase shifter circuit 30 separates the sum into two, a phase difference is added to them and fed to adders 27, 29 via amplifiers having coefficients K5, K6 to obtain the medium frequency component.例文帳に追加

中域は信号出力１４と１５とを加算器２８で加算した後、位相回路３０で２分し、それぞれに位相差を付加して係数Ｋ５，Ｋ６を持った増幅器を介して加算器２７，２９に加算する。 - 特許庁

The addition circuit to be designed includes a plurality of carry-over storage adders connected in a tree shape, and respective digit signals in a plurality of partial products to be added are inputted to the initial stage of the trees.例文帳に追加

設計対象とする加算回路には、ツリー状に接続された複数の桁上げ保存加算器が含まれており、そのツリーの初段には、加算される複数の部分積の各桁の信号が入力されている。 - 特許庁

Adders 31-1 to 31-N add the antenna signal converted by the antenna signal recovery section 30 to outputs of inverse spread means 11-1 to 11-N and provides an output of the sum to an antenna weight adaptive update section 17.例文帳に追加

加算器３１−１〜３１−Ｎはアンテナ信号再生部３０で変換されたアンテナ信号を逆拡散手段１１−１〜１１−Ｎの出力に加算し、アンテナ重み適応更新部１７に出力する。 - 特許庁

This device generates a hash value by using a small circuit area at high speed by restricting the maximum number of adders which are simultaneously used to two pieces as to a processing equivalent to one period of SHA algorithms having periodicity structurally.例文帳に追加

構造的に周期性のあるＳＨＡアルゴリズムの１周期分の処理について、同時に用いる加算器の最大数を２個に制限することで、小さな回路面積で高速にハッシュ値を生成する。 - 特許庁

A coefficient calculated through delays 10 and 11, coefficient multipliers 20, 21, 22, adders 30, 31, 32 and an offset constant unit 40 on the basis of an input signal is multiplied by the input signal in a coefficient multiplier 23.例文帳に追加

入力信号に基づいて、遅延部１０，１１と、係数乗算部２０，２１，２２と、加算部３０，３１，３２と、オフセット定数部４０とで算出した係数を、係数乗算部２３で入力信号と乗算する。 - 特許庁

Differential signals obtained by respective subtracters 21, 22, 23 and 24 are alternately classified into a first group and second group according to the arrangement order of the light receiving elements, and are added for every group by adders 31 and 32.例文帳に追加

各減算器２１，２２，２３，２４によって得られた差分信号を、受光素子の配置順に応じて交互に第１群と第２群とに分類して、各群毎にそれぞれ加算器３１、３２によって加算する。 - 特許庁

A color correction circuit is provided with three sets of color input channel processing circuits 31, 32, 33, and the respective processing circuits are provided with adders 34, 41, 45 having a corrected color channel output and a non-corrected color channel input.例文帳に追加

色補正回路は３つの色入力チャネル処理回路３１，３２，３３を有し、該処理回路のそれぞれは、補正済み色チャネル出力と未補正色チャネル入力とを有する加算器３４，４１，４５を備える。 - 特許庁

A control part 101, storage parts 102 to 103, shift registers 104 to 106, a plurality of operation units 107, a plurality of cumulative adders 108 and a non-linear conversion processing part 109 are installed in a CNN processing part.例文帳に追加

制御部１０１、記憶部１０２〜１０３、シフトレジスタ１０４〜１０６、複数の乗算器１０７、複数の累積加算器１０８及び非線形変換処理部１０９がＣＮＮ処理部に設けられている。 - 特許庁

Specifically, part of the integer-adding CSA tree is composed of the carry storage adders CSA 120-1 to 120-3 so that only sum output S0-S2 (i.e., the output of exclusive logical sum) may be added to each other.例文帳に追加

具体的には、整数加算用のＣＳＡツリーの一部を、和出力Ｓ０〜Ｓ２（＝排他的論理和の出力）のみを互いに加算するように各桁上げ保存加算器ＣＳＡ１２０−１〜１２０−３を構成する。 - 特許庁

The SPDIF signal from an SPDIF transmission circuit 270 is in-phase transmitted by adders 571 and 572, is received by an adder 460 and is supplied to an SPDIF receiving circuit 170.例文帳に追加

ＳＰＤＩＦ送信回路２７０からのＳＰＤＩＦ信号は、加算器５７１および５７２によって同相伝送され、加算器４６０によって受信されてＳＰＤＩＦ受信回路１７０に供給される。 - 特許庁

A center error signal (CE signal) producing part is provided with switches SW1, SW2 so that outputs of adders ADD4, ADD5 are not inputted to top holds TH1, TH2 in the case of the LCR (laser coupler) system.例文帳に追加

センターエラー信号（ＣＥ信号）生成部でスイッチＳＷ１、ＳＷ２を設け、ＬＣＲ（レーザーカプラー）方式のとき加算器ＡＤＤ４、ＡＤＤ５の出力がトップホールドＴＨ１，ＴＨ２に入力されないようにした。 - 特許庁

Further, the A-low audio encoded signal is selected in the state of using each port by selectors SB1-SBN and the correspondent outputs of the adders ADD1-ADDN are selected in the state of no use.例文帳に追加

更に、選択器ＳＢ_１〜ＳＢ_Ｎによって、それぞれのポートが使用状態ではＡ−ｌｏｗ音声符号化信号が選択され、未使用状態では加算器ＡＤＤ_１〜ＡＤＤ_Ｎの対応出力が選択される。 - 特許庁

In a mutiplier for performing the addition of the inputted partial products of multiplicand and multiplier factor by passing through a plurality of full adders 6 arranged in line and column directions, and outputting the product, an intermediate resistor 9 for temporarily holding the inputted digital signal and outputting the held digital signal when inputting a prescribed load signal is provided in the middle of the operation route of all the adders 6.例文帳に追加

行および列方向に配列された複数の全加算器６…を経由させることによって、入力される被乗数および乗数の部分積の加算を行い、積を出力する乗算器において、上記全加算器６…の演算経路の途中に、入力されるデジタル信号を一時的に保持するとともに、所定のロード信号が入力されると、保持しているデジタル信号を出力する中間レジスタ９を設ける。 - 特許庁

Furthermore, the reception system and the transmission system have error detectors 61, 62, respectively, and adders 381, 382 of a reference signal elimination device 38 so as to conduct the amplitude phase control of the reception system and the transmission system at the same time.例文帳に追加

受信系と送信系とで、誤差検出器61,62 を別々にし、また参照信号除去器38でも加算器381,382 を別々にして、受信系の振幅位相制御と送信系の振幅位相制御とを同時に行うようにする。 - 特許庁

As one implementation style, as 4-sample delay bank provided with four flip-flops, adders and option output buffers to be used for storing the average sample zfa(n) to be provided to the comparator is adopted for the averaging circuit.例文帳に追加

一実施形態において、平均化回路は、４つのフリップフロップ、加算器、およびコンパレータに提供される平均サンプルｚｆａ（ｎ）を格納するために用いられるオプションの出力バッファを備える４サンプル遅延バンクを採用する。 - 特許庁

In the product-sum arithmetic unit, multipliers 100-103, data couplers 200-203, adders/subtractors 500, 501, 504, 506, and shifters 400-403, 408, 409, 412, 414 are connected in a tree state with the multiplier 100-103 sides as input.例文帳に追加

乗算器１００〜１０３とデータ結合器２００〜２０３と加減算器５００，５０１，５０４，５０６とシフタ４００〜４０３，４０８，４０９，４１２，４１４とを、乗算器１００〜１０３側を入力としてツリー状に接続する。 - 特許庁

The full color slippage data calculation circuits 112b (113b, 114b) consist only of adders and subtractors and employ an algorithm of digital differentiation analysis (DDA) to calculate the color slippage data of all the pixels from the color slippage data at a plurality of the positions.例文帳に追加

全画素色ずれデータ算出回路１１２ｂ（１１３ｂ、１１４ｂ）は、加算器と減算器のみにより構成され、デジタル微分解析（ＤＤＡ）のアルゴリズムを用いて複数箇所の色ずれデータから全画素の色ずれデータを算出する。 - 特許庁

In a cross fade part 16, the quantization coefficients D16 and D17 are multiplied by coefficients α(t) and (1-α(t)) by adders 17 and 18, and they are added by an adder 19 so that a cross fade quantized coefficient D20 can be obtained.例文帳に追加

クロスフェード部１６において、加算器１７，１８では量子化係数Ｄ１６，Ｄ１７に対してそれぞれ係数α（ｔ）、（１−α（ｔ））が乗算され、これらが加算器１９で加算されてクロスフェード量子化係数Ｄ２０となる。 - 特許庁

Adders 120a-1 to 120a-4 obtain channel estimation coefficients updated on the basis of a multiplication result of a multiplier 110a, ground, the count value of a 2-bit counter 130 or a select signal 600.例文帳に追加

加算部１２０ａ−１〜４は、更新前のチャネル推定係数、乗算器１１０ａの乗算結果、ならびにＧＮＤ、２ビットカウンタ１３０のカウンタ値、または選択信号６００に基づいて、更新後のチャネル推定係数を得る。 - 特許庁

Furthermore, coil voltages extracted from adders 406U, 406V and 406W are added by an adder 808 through diodes 807U, 807V and 807W and an addition signal is supplied to a regeneration voltage distinguishing unit 809.例文帳に追加

さらに加算器４０６Ｕ、４０６Ｖ、４０６Ｗから取り出されるコイル電圧が、ダイオード８０７Ｕ、８０７Ｖ、８０７Ｗを通じて加算器８０８で加算され、この加算信号が回生電圧判別器８０９に供給される。 - 特許庁

The numerical control device 20 comprises an integrator 11, a position command generator 12, a differentiator 13, an integrator 14, a position controller 15, a speed controller 16, differentiators 17, 18, a machine constant multiplier 19 and adders 21-25.例文帳に追加

数値制御装置２０は、積分器１１、位置指令発生器１２、微分器１３、積分器１４、位置制御器１５、速度制御器１６、微分器１７，１８、機械定数乗算器１９、加算器２１〜２５によって構成されている。 - 特許庁

First, the circuit configuration of the carry-over storage adders for composing the initial stage of the trees is determined according to the calculated number of input signals by the number-of-input-signals calculation section 20 in a circuit configuration determining section 30.例文帳に追加

回路構成決定部３０においては、まず、ツリーの初段を構成する桁上げ保存加算器の回路構成が、入力信号数算出部２０において算出された入力信号数に応じてそれぞれ決定される。 - 特許庁

The signal selection section 31 at the pre-stage narrows the many voice inputs to voice signals of a required number of channels so as to reduce number of signal systems required for the post-stage and number of adders of the mixing section 32 thereby simplifying the circuit configuration of the channel control section 25.例文帳に追加

この前段の信号選択部３１で多数の音声入力から必要なチャンネル数のみに絞って後段の信号系統を少なくし、ミキシング部３２の加算器を少なくできるようにして、回路構成を簡略化する。 - 特許庁

The digital filter may be realized by using a programmable logic device such as a digital signal processor 75 or by using exclusive logic circuits including adders 44, 48, 50, 54, 58, 62, 66, 70, 72 and shifters 46, 52, 56, 60, 64.例文帳に追加

ディジタルフィルタは、ディジタル信号プロセッサ（７５）などのプログラム可能な論理デバイスにより、または加算器（４４、４８、５０、５４、５８、６２、６６、７０、７２）とシフタ（４６、５２、５６、６０、６４）を含む専用の論理により実現してよい。 - 特許庁

The video signal encoding device 10 delays a video signal 12 to a pixel unit, subtracts a predicted value 34 of the preceding video signal in a plurality of adders 20 to 24 and generates a resultant subtraction value as a quantization value by respectively corresponding quantizers 42 to 46.例文帳に追加

映像信号符号化装置10は、映像信号12を画素単位に遅延させ、複数の加算器20〜24にて前の映像信号の予測値34を減算し、結果の減算値をそれぞれ対応する量子化器42〜46で量子化値として生成する。 - 特許庁

The oversampling processing circuit is configured with 4 D-flip- flop circuits 10-1-10-4, 4 multipliers 12-1-12-4, 3 adders 14-1-14-3, and 2 integration circuits 16-1, 16-2.例文帳に追加

オーバーサンプリング処理回路は、４つのＤ型フリップフロップ１０−１〜１０−４、４つの乗算器１２−１〜１２−４、３つの加算器１４−１〜１４−３、２つの積分回路１６−１、１６−２を含んで構成されている。 - 特許庁

A comparator 137 performs operation of comparing to added values obtained as the results of the operation of adding by the adders 136-1 and 136-2, and a selector 138 performs operation of selecting a maximum value of the two added values.例文帳に追加

比較器１３７は、加算器１３６−１と１３６−２による加算の演算の結果得られる加算値に対して比較の演算を行い、セレクタ１３８は、その２つの加算値のうちの最大値の選択の演算を行う。 - 特許庁

The processing circuits 31, 32, 33 are also provided with respective input channel multipliers 36, 42, 46, and with two sets of different multipliers 37, 38, 43, 44, 47, 48, having an output connected to the input of the respective adders 34, 41, 45.例文帳に追加

処理回路３１，３２，３３はまた、それぞれの入力チャネル乗算器３６，４２，４６と、全てがそれぞれの加算器３４，４１，４５の入力に結合された出力を有する２つの更に別の乗算器３７，３８，４３，４４，４７，４８とを備える。 - 特許庁

Each multiplier applies multiple processing to the data latched in the D-flip-flop corresponding one to one to the multiplier by using a different multiple factor for the first half and the latter half of one clock period and the three adders sum the respective multiplication results.例文帳に追加

各乗算器は、１対１に対応するＤ型フリップフロップの保持データに対して、１クロック周期の前半と後半で別々の乗数を用いた乗算処理を行い、それぞれの乗算結果が３つの加算器で加算される。 - 特許庁

The filters 44-1 through 44-k estimate the characteristics of a sneak path transmission line and a multipath transmission line which correspond to each of the bands on the basis of the outputs of the adders 43-1 through 43-k, and predict a signal from a maser station 1.例文帳に追加

逐次適応フィルタ４４−１〜４４−ｋは加算器４３−１〜４３−ｋの出力を基に、それぞれの帯域に対応する回り込み伝送路の特性及びマルチパス伝送路の特性を推定し、親局１からの信号を予測する。 - 特許庁

Signals L3 and R3 in which the signals L2 and R2 are added to signals L1 and R1 in first adders 17 and 18 are delayed for 20 msec in delay devices 21 and 22 to obtain signals L4 and R4 which are supplied to rear left and right surround speakers SL and SR.例文帳に追加

その信号Ｌ２，Ｒ２を第１の加算器１７，１８で信号Ｌ１，Ｒ１に加算した信号Ｌ３，Ｒ３を、遅延器２１，２２で２０ｍｓｅｃ遅延した信号Ｌ４，Ｒ４を後方左右のサラウンド用スピーカＳＬ、ＳＲに与える。 - 特許庁

Adders (14a, 14b) add the outputs of two detecting elements disposed on each diagonal line of a quarterly-divided photo-detector (12), equalizers (16a, 16b) compensates the high frequency components of the addition results, and binarizing circuits (18a, 18b) binarizes the compensation result.例文帳に追加

四分割光検出器（１２）の対角線上の２つの検出素子の出力どうしを加算器（１４ａ、１４ｂ）で加算し、加算結果の高周波成分を等化器（１６ａ、１６ｂ）で補償し、二値化回路（１８ａ、１８ｂ）で二値化する。 - 特許庁

A shift register 532, and adders 562, 572 take cross-correlation between the binarized voice signal and a sine wave, a cosine wave or a rectangular wave with the same frequency as that of the mark signal and the space signal of the emergency alarm signal to obtain a cross-correlation signal.例文帳に追加

シフトレジスタ５３２と加算器５６２、５７２により、２値化された音声信号と、緊急警報信号のマーク信号およびスペース信号と同じ周波数の正弦波、余弦波、または矩形波との相互相関をとり相互相関信号を得る。 - 特許庁

The digital/analog converter is configured with 4 D-flip-flop circuits 10-1-10-4, 4 multipliers 12-2-12-4, 3 adders 14-1-14-3, a digital/analog converter 16, and 2 integration circuits 18-1, 18-2.例文帳に追加

Ｄ／Ａ変換器は、４つのＤ型フリップフロップ１０−１〜１０−４、４つの乗算器１２−１〜１２−４、３つの加算器１４−１〜１４−３、Ｄ／Ａ変換器１６、２つの積分回路１８−１、１８−２を含んで構成されている。 - 特許庁

To reduce the hardware scale in comparison with a memory configuration and to enhance the processing speed by configuring an interleaver with (N+1) sets of counters and N sets of adders, where N is number of stages by the MIL method, without the need for many number of memories.例文帳に追加

多くのメモリを必要とせず、ＭＩＬ法のステージ数がＮの場合、（Ｎ＋１）個のカウンタと、Ｎ個の加算器によりインタリーバを構成して、メモリで構成する場合に比べハード規模を低減することができるとともに処理速度を向上させる。 - 特許庁

For offset correction of the two-phase signal, the two-phase signal forming part 100 is provided with adders 114, 116 adding two couples of encoder signal pairs, a means for arranging the DC level of an added signal, and a means for eliminating the AC component of the added signal.例文帳に追加

２相信号形成部１００は、２相信号のオフセット補正のため、二組のエンコーダ信号対を加算する加算器１１４，１１６と、加算信号の直流レベル揃え手段と、加算信号の交流成分除去手段とを有する。 - 特許庁

This measuring instrument is provided with electronic components (calculation units 18, 28 and 58, multipliers, and adders 38...41) for additively determining a signal x depending on the amplitude of buss from the digital signal processing unit and changing the DC component depending on the magnitude thereof.例文帳に追加

デジタル信号処理ユニットから付加的に、震動の振幅に依存している信号ｘが求められ、この大きさに依存して直流成分を変化する電子構成要素（計算ユニット１８，２８，５８、乗算器、加算器３８…４１）が設けられている。 - 特許庁

The outputs of the correlators are given to shift registers 213, 214 of one symbol time length via voltage output square detection filters 108, 109 and adders 210, 211, while being selected sequentially by a signal at 16.384 MHz and summed with synchronization.例文帳に追加

これらの相関器の出力は、１６．３８４ＭＨｚで逐次選択されながら、電圧出力自乗検波フィルタ２０８，２０９及び加算器２１０，２１１を介して１シンボル時間長分のシフトレジスタ２１３，２１４に入力され、同期加算される。 - 特許庁

This circuit is constituted of the product-sum arithmetic units 1 and 2 of a switched capacitor circuit for calculating a path metric and adders 5, 6, 7 and 8 for adding a fixed value to the outputs of the units 1 and 2, to permit a metric value to be within a proper range and executing sampling and holding.例文帳に追加

パスのメトリックの演算を行うためのスイッチトキャパシタ回路の積和演算器１，２と、メトリック値が適当な範囲になるように積和演算器１，２の出力に一定値を加算し、サンプル＆ホールドを行う加算器５，６，７，８から構成される。 - 特許庁

A transmission signal in this spread spectrum communication equipment is divided into I and Q phase components, and a complex spread section 301 uses a complex number series pattern where 1,-1 appear alternately to allow multipliers 304, 305 and adders 302, 303 to conduct spread spectrum processing.例文帳に追加

送信信号はＩ相成分およびＱ相成分に分けられて、複素拡散部３０１では１，−１が交互に現れる複素数値系列のパターンを用いて乗算器３０４，３０５および加算器３０２，３０３によって拡散を行なう。 - 特許庁

The output of a frame buffer 35 at a filter for adding and averaging between frames is made a feedback signal and a forward signal, which are respectively added by adders 33 and 34 provided at the post stage of filter input and at the prior stage of filter output.例文帳に追加

フレーム間の加算平均を行うフィルタにおけるフレームバッファ３５の出力をフィードバック信号およびフォワード信号として、それぞれフィルタ入力の後段と、フィルタ出力の前段に設けられた加算器３３、３４で加算を行う。 - 特許庁